如何使用耦合电感器提高DC-DC应用中的功率密度?

在数据中心和通信应用中，48伏特的配电系统相当普遍，许多方案用于将48V降至中间电压轨道。最简单的方法是使用降压拓扑，它可以提供高性能，但往往在功率密度方面表现不足。升级多相降压转换器并采用耦合电感器，能够显著提高功率密度，使其与最先进的替代品相媲美，同时保持巨大的性能优势。

多相耦合电感器在绕组之间具有反向耦合，能够在每个相的电流中实现电流纹波的消除。这一优势可以用于提高效率，或者在减小尺寸和提高功率密度之间进行权衡。

48V配电轨通常会降至某个中间电压，通常为12V或更低。然后，不同的本地负载调节器直接向不同的负载提供不同的电压。将48V降至12V的降压电压调节器的首选方案之一是多相降压转换器(见图1)。该方案具有稳定的输出电压和快速的瞬态响应，简单且成本低廉。对于几百瓦到超过1千瓦的功率范围，可以考虑采用四个并行相。然而，由于高效率通常是优先考虑的因素，因此48V转换器的开关频率往往相对较低，以降低开关损耗，相比于输入电压为12V甚至5V的低压应用。这对磁性元件造成了双重影响，因为已经显著的电压也在相对较长的时间内施加。因此，48V的磁性元件通常较为庞大，采用多圈绕组以承受相比于低压应用显著增加的电压×时间。48V降压转换器仍然可以实现高效率，但通常整体尺寸较大，电感器占据了大部分体积。

基础的48V至12V约1kW的降压转换器具有四个6.8μH的离散电感器，并以200kHz的频率开关。这四个电感器是最大的组件，占据了解决方案的大部分体积。

图1

电流纹波

传统降压转换器每个相的电流纹波可通过方程1计算，其中占空比D = VO/VIN，VO为输出电压，VIN为输入电压，L为电感值，Fs为开关频率。

将离散电感器(DL)替换为具有漏电感Lk和互感Lm的耦合电感器1–7，耦合电感器的电流纹波可以表示为方程2。FOM(性能指标)如方程3所示，其中Nph为耦合相数，ρ为耦合系数(方程4)，j为运行索引，仅定义了占空比的适用区间(方程5)。

耦合电感器考虑事项

改进的第一步是绘制Nph = 4的FOM图，针对多个实际合理的耦合系数Lm/Lk值(见图2)。红色曲线Lm/Lk = 0代表离散电感器的FOM = 1基线。研究表明，具有非常低漏电的凹槽CL(NCL)结构一般可以实现非常高的Lm/Lk，从而获得高值的FOM。然而，尽管理想情况下感兴趣的占空比恰好在第一个凹槽D = 12V/48V=0.25，但有必要考虑VIN和VO的一些范围。有时，标称VIN可以是48V或54V加上某些公差，VO可以调节远离12V等。为了在占空比在D = 0.25的某个范围内变化时保持电流纹波在可控范围内，选择了具有显著漏电的典型CL设计，而不是NCL，仍保持显著的FOM值。假设Lm/Lk > 4，可以考虑从图2中的FOM获得约6倍的收益，以减少CL中的电感值，相较于DL基线。减少储能应直接影响所需的磁性体积。因此，将DL = 6.8μH的值降低到CL = 1.1μH将对尺寸减小有所裨益。

图2

相应的电流纹波绘制在图3中，比较了基线设计DL = 6.8μH与提议的4相CL = 4 × 1.1μH(Lm = 4.9μH)在VIN = 48V和Fs = 200kHz条件下的表现。在感兴趣的区域，CL的电流纹波与DL的相似或更小。这表明所有电路波形的均方根值相似，因此导通损耗也是如此。在相同Fs下的相同纹波也意味着相同的开关损耗、栅驱动损耗等，这意味着两个方案之间的效率应该非常相似(假设DL和CL的电感损耗贡献相似，作为唯一差异)。

图3

设计的CL = 4 × 1.1μH如图4所示，替代了四个DL = 6.8μH电感器。假设四个DL之间间隔0.5mm，每个DL的尺寸为28mm × 28mm × 16mm：4相CL的尺寸为56.5mm × 18mm × 12.6mm，实现了磁性元件体积的4倍减小。

图4

完整的1.2kW 48V至12V调节解决方案如图5所示。CL的尺寸和外形设计旨在适应两个CL零件放入行业标准的四分之一砖形尺寸内。将所有约1mm的组件(FET、控制IC、陶瓷电容等)放置在PCB的底面，使得1.2kW解决方案的尺寸为1/8砖形。

图5

性能提升

当将DL = 6.8μH电感器更换为CL = 4 × 1.1μH时，电感器中的电流斜率限制也提高了6倍，这对瞬态响应总是有帮助。除此之外，即使总的磁性体积减少了4倍，电感器的饱和额定值在100°C时也提高了约2倍。

所提议的VIN = 48V、VO = 12V输出的瞬态性能如图6所示。正如预期的那样，反馈将输出电压调节至预设值，以应对负载电流的变化，补偿输入电压的任何变化。

图6

也许最重要的性能参数是实现的效率，如图7所示。它与行业最新的解决方案进行了比较：48V至12V(固定4:1降压)LLC，使用矩阵变压器和GaN FETs，分别在主侧和副侧。比较实现的满载效率为97.6%，而基准值为96.3%。这意味着在满功率下，损耗减少了16.6W，达到了提议解决方案的1.6倍改善。当效率已经很高时，这种损耗减少通常是很难实现的。

图7

在大小和效率之间的权衡显然是可能的。图8比较了CL = 4 × 1.1μH(相比于DL减少4倍的磁性体积)与更大CL = 4 × 3μH(仅减少2倍的电感体积)的效率。物理上更大的CL = 4 × 3μH的漏电感Lk为3μH，互感Lm为10μH。这使得Fs可以适度降低到110kHz，使效率在整个负载范围内显著提高。

图8

总结

利用耦合电感器的优势，48V到12V的解决方案将总磁性体积从基本的离散电感器减少了4倍，达到了行业标准的1/8砖形体积。这一4倍的磁性体积减小是在保持出色的效率性能的同时实现的，瞬态电感电流斜率提高了6倍，电感器的Isat额定值提高了2倍。

与同等体积的行业先进48V到12V解决方案相比，在满功率下实现了约1.6倍的损耗减少。如果可接受较小的磁性体积减少，效率进一步提高。

同时，所提议的解决方案是完全调节的，并直接放置在客户的主板上。它还利用标准的硅FET进一步优化成本。这与未调节的4:1 LLC相比，后者的所有GaNFET都作为一个单独模块制造，配备专门的多层PCB，布局敏感且嵌入矩阵变压器。整体性能提升展示了ADI在直流-直流应用中耦合电感器专利技术的优势。