浅谈FPGA输入时钟要求 LVDS与LVPECL讲解
几年前FPGA时钟只需要连接一个单端输入的晶振，非常容易。现在不同了，差分时钟输入，差分信号又分为LVDS和LVPECL，时钟芯片输出后还要经过直流或交流耦合才能接入FPGA，有点晕了，今天仔细研究一下。
FPGA输入时钟要求
FPGA手册中对时钟输入的描述：
差分I/O电平标准：
真差分信号电压不能超过VICM(max) + VID(max)/2 。
直流耦合与交流耦合
时钟的发送端和接收端都有各自的电平接口类型，它们有可能不相同也可能是相同的。 这个时候通常就会有两种连接方式，即AC耦合以及DC耦合。 其实说简单也很简单， AC耦合就是中间用电容把发送接收端的共模电平隔开，而DC耦合就是不加电容 。交流耦合(AC Coupling)就是通过隔直电容耦合，去掉了直流分量。直流耦合(DC Coupling)就是直通，交流直流一起过，并不是去掉了交流分量。
LVDS与LVPECL
时钟芯片输出时钟信号通常有LVDS和LVPECL。
当时时钟芯片输出LVDS信号时
DC耦合
两种AC耦合方式。
当时钟信号输出LVPECL信号时
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。
举报投诉
-
FPGA
+关注
关注
1603文章
21328浏览量
593264 -
lvds
+关注
关注
2文章
849浏览量
64627 -
时钟芯片
+关注
关注
2文章
229浏览量
39577 -
差分信号
+关注
关注
3文章
332浏览量
27278 -
LVPECL
+关注
关注
1文章
14浏览量
17810
发布评论请先 登录
相关推荐
可否直接使用LVPECL输出的有源晶振交流耦合至AD的时钟引脚？
原本打算使用FPGA的PLL输出端口得到AD的输入时钟，但发现FPGA的时钟输出jitter过大（600ps）,远大于得到优秀SNR所需的抖动水平
如图为AD9233的推荐的
发表于 12-22 06:29
GPIO的输入时钟
在System Control and Interrupts Reference Guide中描述GPIO：GPIOINENCLK设置是否使能GPIO的输入时钟，关于GPIO的输入时钟有点晕，GPIO需要时钟做什么？
发表于 05-14 08:50
LVPECL、VML、CML、LVDS 与LVDS之间的接口连接转换
协议转换器设计中使用 TLK10232 的方法。本文我们将回过头来了解如何在 LVPECL、VML、CML、LVDS 和子 LVDS 接口之间转换。系统当前包含 CML 与 LVDS
发表于 09-13 14:28
请问高速AD差分时钟驱动能使用LVPECL输出的有源晶振交流耦合至AD的时钟引脚吗？
原本打算使用FPGA的PLL输出端口得到AD的输入时钟，但发现FPGA的时钟输出jitter过大（600ps）,远大于得到优秀SNR所需的抖动水平如图为AD9233的推荐的
发表于 11-02 09:25
请问FPGA管脚是否具有电平判决功能将输入的模拟时钟信号判决为数字时钟信号？
1.FPGA管脚是否具有电平判决功能将输入的模拟时钟信号判决为数字时钟信号？2.单载波输入，LVDS
发表于 12-20 09:31
ADCLK946是否可以直接给AD9739作为时钟驱动LVDS
ADCLK946输出为LVPECL，是否可以直接给AD9739作为时钟驱动LVDS，在LVPECL转至LVDS电路设计上有需要注意的么？目前
发表于 01-03 10:41
如何对待我的DDR输入时钟？
嗨，大家好，我必须将CMOS传感器与Spartan6 FPGA接口。该传感器输出2通道LVDS 10位数据，480MHz和LVDS DDR时钟。当没有抓取时，传感器在其数据线上永久地输
发表于 07-16 07:44
请问selectIO向导假设输入时钟是280MHz吗？
lvds时钟的时钟。例如，SVGA的时钟对频率为40MHz，串行数据频率为280MHz。但是selectIO向导假设输入时钟是280MHz
发表于 07-17 07:20
如何使用BLVDS或其他驱动Kintex LVPECL输入的方法的信息？
我正在哀悼7系列设备上LVPECL支持的消亡。我有一个需要360MHz LVPECL输入时钟的DAC。 Kintex LVDS（247mV，min）不具备
发表于 07-19 14:43
如何在LVPECL、VML、CML、LVDS和子LVDS接口之间转换
本文我们将回过头来了解如何在 LVPECL、VML、CML、LVDS 和子 LVDS 接口之间转换。系统当前包含 CML 与 LVDS 等各种接口标准。理解如何正确耦合和端接串行数据通
发表于 11-21 07:59
MAX9376 LVDS/任意逻辑至LVPECL/LVDS、
MAX9376 LVDS/任意逻辑至LVPECL/LVDS、双路电平转换器
概述
The MAX9376 is a fully differential
发表于 12-19 12:11
•1589次阅读
AD9523-1：低抖动时钟发生器，14路LVPECL/LVDS/HSTL输出或29路LVCMOS输出 数据手册
AD9523-1：低抖动时钟发生器，14路LVPECL/LVDS/HSTL输出或29路LVCMOS输出 数据手册
发表于 03-21 14:28
•1次下载
获得连接：LVPECL、VML、CML、LVDS 与子 LVDS 之间的接口连接
获得连接：LVPECL、VML、CML、LVDS 与子 LVDS 之间的接口连接
发表于 11-04 09:52
•3次下载
工商网监
评论