Σ-Δ型ADC时钟-不仅仅是抖动

现代SAR和Σ-Δ模数转换器（ADC）的主要优点之一是，它们在设计时考虑了易用性，而易用性是前几代产品事后才想到的。这简化了系统设计人员的任务，并且在许多情况下，允许在多代和各种应用中使用和回收单个参考设计。在许多情况下，它允许您构建一个可长期用于不同应用的参考设计。精密测量系统的硬件保持不变，而软件实现适应不同的系统需求。这就是可重用性的美妙之处，但生活中没有什么是完全有利的——总会有惩罚。为多个应用采用单一设计的主要缺点是，您放弃了为直流、地震、音频和更高带宽应用实现绝对最高性能所需的定制和优化。在急于重复使用和完成设计的过程中，往往会牺牲精度性能。主要的疏忽和忽视领域之一是计时。在本文中，我们将讨论时钟的重要性，并就高性能转换器的正确设计提供指导。

模数转换器基础知识

抖动与信噪比的关系

在查看现有文献时，可以很好地描述ADC性能对抖动规格的依赖性，并且通常有充分的理由，此类标题包括“高速”一词。1要检查抖动和信噪比（SNR）之间的关系，起点是SNR数字和均方根抖动之间的关系。

如果抖动是系统中的主要噪声源，则此关系简化为：

如果存在不同的噪声源，则需要使用公式2来计算组合SNR：

哪里：

A， Fin—输入信号、幅度和输入频率的参数

ev简化电压噪声均方根

δt有效值总均方根抖动估计为各种贡献的均方根总和：

有关公式 3 用法的深入教程，请参见：analog.com/MT-008。

求和在不相关的噪声源上有效。通过公式2，我们显示了取决于热噪声（e²v）和抖动噪声的SNR。抖动对SNR的贡献取决于输入频率（f在).这意味着在较高频率下，SNR主要由抖动定义。图1包括公式1和公式2中受抖动影响的理想和实际ADC的曲线。图1所示的图在高速ADC数据手册中很常见，但它们通常从MHz范围开始。对于精密ADC，我们将在kHz范围内进一步显示相同的依赖关系。我们正在推动超过108 dB的SNR（见图1），这是精密ADC目前能够做到的。这就是AD7768-1派上用场的地方。

图1.信噪比与系数在在不同的抖动水平下。

查看图1中的曲线，可以看到转换1 kHz信号（灰线）的AD7768-1仅在σt有效值超过 300 PS。我们可以重新排列变量并显示特定 ENOB 和 f 的抖动要求在:

图2.最大允许抖动与 f 的关系在在不同的转换器的ENOB上。

当今高精度转换器的目标抖动将阻止设计人员使用常见的松弛振荡器（如基于555定时器的振荡器）或许多基于微控制器或FPGA的时钟发生器。这给我们留下了晶体（XTAL）和锁相环（PLL）振荡器。MEMS振荡器的新技术进步也将是合适的。

过采样技术在这里有帮助吗？

公式1和公式2的一个重要观察结果是，对采样频率没有明确的依赖性。这告诉我们，过采样技术（普通或噪声整形）很难减轻抖动的贡献。过采样在高精度系统中非常常见，但在抖动噪声方面几乎没有任何可抗衡性。与采样频率的关系可以在公式4中找到：

哪里：

L（f） 是相位噪声频谱单边带 （SSB） 密度函数

f最小和 f.max是与特定测量相关的频率跨度。

有关公式 4 用法的深入教程，请参见：analog.com/MT-008。

通常，仅应通过增加f来考虑抖动贡献的改善不佳S.2在理论讨论中，ADC的过采样比可以在一定程度上降低宽带抖动贡献。3对于量化和热噪声，噪声整形是抑制目标频带噪声的一种非常有效的方法。增加过采样比抑制量化噪声的速度（公式5）比噪声抖动抑制要快得多，如公式6所示。这使得抖动在利用噪声整形的过采样结构中更加突出。在奈奎斯特转换器中，这可能不会那么严重。图3以二阶Σ-Δ型ADC和新的四阶Σ-Δ型ADC为例说明了这一现象。

由 N 形成的量化噪声之间的关系千-在过采样比 M 下具有基数误差 Δ 的阶整形器：

过采样率M与抖动量之间的关系：

公式7显示了二阶噪声整形（N = 2）。你的注意力应该放在M上，因为它现在随着5的幂而变化。

图3.过采样可将量化噪声降低到抖动以下。点（A）显示了一个四阶Σ-Δ型ADC，需要一个抖动低于30 ps的时钟。 B点显示了旧技术，其中二阶整形器不受高达200 ps电平的抖动的影响，转换20 kHz。

在不同代转换器上将看到普遍关系。一阶噪声整形器将隐藏抖动最长的时间，以~1/M的立方关系进行3，而四阶 Σ-Δ 将得到 ~1/M 的关系9.抖动充其量将减少1/M，这在很大程度上假设存在强宽带频率分量，而不是1/（f）的关系N).

信号的幅度会改变事情吗？

公式2显示，幅度在分子和分母中，从而防止了幅度和SNR数字之间的良好权衡。衰减信号会使SNR变得更糟，除了抖动之外，热噪声开始限制动态范围。因此，我们可以看到，如果将新的精密ADC推向足够低的噪声，则在除直流/地震应用之外的几乎所有应用中都将受到抖动限制。

时钟抖动也会有一个频谱

在介绍中，我们建立了信号、整体电压噪声和时钟抖动均方根之间的关系。信噪比图将这三者连接在一个相当简单的公式2中。SNR数字是比较电路的良好基准，但它不一定决定实际应用中的可用性。 在许多应用中，专门针对SNR进行设计是不够的。对于那些对这些规格感兴趣的人，无杂散动态范围（SFDR）成为设计目标。在新的高精度系统中，可以实现 140 dB 甚至 150 dB 的 SFDR。

信号被时钟源失真的过程可以通过将其视为两者的混合来检查。为了进行频域分析，采用了FM调制理论。3由此产生的快速傅里叶变换（FFT）频谱是时钟源频谱与输入信号频谱混合的乘积。为了回顾ADC如何受此影响，我们引入了相位噪声。抖动和相位噪声描述了相同的现象，但根据应用的不同，一种将是首选。我们已经在公式3中展示了如何将相位噪声转换为抖动图。在积分过程中，频谱的细微差别将会丢失。

图4.100 MHz/33.33 MHz时钟发生器AD9573的相位噪声密度图。

相位噪声密度图通常随时钟源设备和PLL规格一起提供。图4所示的图对于用于电流过采样转换器的较低频率源变得更加稀缺，而是报告总抖动（均方根或峰值）。

通过斩波方案，电阻和晶体管元件可能被迫在直流附近表现出相当平坦的噪声行为。时钟电路没有等效的斩波。

转换高振幅 A 时在信号，得到的FFT成为FM调制频谱，其中A在充当载波，时钟边带等效于信号。请注意，FFT中的相位噪声不会受到频带限制，噪声只会在切片中沉积多个别名贡献（见图6）。

在精密ADC中，通常可以依靠相位噪声的自然衰减特性，而不提供任何时钟抗混叠滤波器。通过向时钟源添加滤波来减少抖动，例如，在时钟路径中使用调谐变压器以表现出所需的频率响应。 找出积分频率的积分上限（公式4）并不容易确定。精密ADC数据手册对此没有提供太多建议。在这些情况下，需要对时钟CMOS输入进行工程假设。

精密ADC中更常见的问题发生在非常接近f的地方。在其中 1/（fN）的相位噪声形状会使SFDR变差。一个大 A在信号将充当阻塞器 - 一个在无线电接收器中更流行的术语，在这里也适用。

当旨在记录具有非常长捕获时间的高精度频谱时，由于时钟相位噪声频谱密度的性质，SFDR将受到很大影响。SNR和视觉FFT图可以通过更短的捕获时间（更宽的频率箱）来改善。对于给定的FFT捕获，均方根抖动应计为来自箱频率1/2的积分相位噪声。在查看图 5 时，这一点变得很明显。

图5.近载波相位噪声决定了主箱周围FFT分箱的幅度。

虽然这个技巧可能会在视觉上改善FFT图和SNR数字，但它对观察阻塞器附近的信号没有任何作用。FM调制方程的一个重要推广和简化是裙子的高度与公式8中的比率成正比：

延长单个FFT打击的积分时间是一场艰苦的战斗，需要收集更多更明显的相位噪声部分。人们需要考虑组合更长捕获的替代方法来改善这一点。

图6.相位噪声混叠低至基带。

出于实际目的，SSB 图应在 f 处的单个点进行比较.BIN/2偏移频率，为干净、近距离频谱和SFDR选择更好的源。如果比较源以获得更好的信噪比，则需要从f开始对公式4进行积分.BIN/2 至 3× F 以上S（抖动别名）。

Σ-Δ调制器对时钟的敏感性

上述主题适用于任何ADC，无论其架构和技术如何。以下主题将讨论特定技术带来的挑战。抖动依赖性最突出的例子之一是Σ-Δ型ADC内部。调制器的离散时间和连续时间操作之间的区别将对抗抖动性产生巨大影响。

连续和离散时间Σ-Δ型ADC不仅会受到采样相关抖动贡献的影响，还会因为抖动会严重破坏其反馈环路。离散时间和连续时间调制器中DAC元件的线性度是实现高性能的关键。通过与运算放大器（运算放大器）并联，可以直观地理解DAC的重要性。如果一个人的任务是设计增益等于2的电压放大器，那么任何对电路设计有基本了解的人的初稿都将是一个运算放大器和两个电阻器。如果外部环境不是极端的，图7a所示的电路就可以完成工作。在大多数情况下，电路设计人员不必了解运算放大器即可实现出色的性能。设计人员必须选择匹配良好且精度足够高的电阻，以实现正确的增益。出于噪音目的，它们必须很小。对于热行为，热系数需要匹配。请注意，这些依赖关系都不是由运算放大器决定的。运算放大器的非理想性是该电路操作的次要因素。是的，输入电流或容性负载的影响可能是毁灭性的。需要审查压摆能力，因为如果带宽不受限制，则可能需要考虑噪声贡献。但是，只有当您没有因选择错误的电阻器而阻碍性能时，您才能解决这些问题。在Σ-Δ型ADC中，反馈比两个电阻更复杂——在这些电路中，我们使用DAC而不是电阻来执行相应的功能。DAC工作中的缺陷是非常有害的，而电路的其余部分将以类似于运算放大器电路的方式获得环路增益的优势。

图7.运算放大器与Σ-Δ型ADC的比较。

ADC采用元件改组或校准，这提供了一种处理DAC元件失配的方法。这些将错误转移到高频，但也将使用更多的定时事件，可能会增加与抖动相关的恶化。这会导致本底噪声被抖动贡献污染，从而降低噪声整形的有效性。由于调制器可以采用不同的DAC方案及其混频，例如返回零和一半返回零。深入分析这些方案的分析和数值模拟超出了本文的范围。

关于本文中的抖动，我们将仅限于图形简化。由于抖动依赖性问题存在于ADC环路内，因此一些新设计将在硅上提供倍频器，这些倍频器设计具有适当的相位噪声量。虽然这占用了系统设计人员的大量工作，但请注意，倍频器仍然依赖于良好的外部时钟和低噪声电源。在这些系统中，应考虑查看PLL文献，以了解对观察到的相位噪声的潜在威胁。图8提供了一个可视化图示，显示了不同DAC对抖动的抗扰度，显示工作离散时间DAC时的依赖性呈指数级减小。

图8.离散时间DAC在一定程度上不受抖动的影响，而在连续时间DAC中，变窄的脉冲将对抖动产生显著的性能依赖性。

现代连续时间 Σ-Δ 设计包括板载 PLL。由于在同意无源元件的那些中仔细调整了时序，因此它们不提供广泛的时钟速度范围。有一种人为的方法可以扩大采用采样率转换的ADC转换速率的选择范围。虽然随着数字电路的进步，采样速率转换对功耗的影响并不高，但这些转换已成为高度调谐模拟电路的经济实惠的替代方案。ADI公司提供多种ADC，提供采样速率转换选项。

采用开关电容滤波器的架构

精确时序可能影响性能的另一个特定领域是开关电容滤波。在设计精密ADC时，需要确保排除或充分衰减所有不需要的信号。ADC可能提供特定的嵌入式模拟和数字滤波。虽然ADC的数字滤波对抖动非常免疫，但任何形式的时钟模拟滤波都会产生抖动依赖性。

当精密转换器采用更先进的前端开关时，这一点尤其重要。虽然开关电容滤波器的理论可能是有益的，但我们只会参考纲要进行进一步的研究和分析。3

转换器中常见的方案之一是相关双采样（CDS）。参见图9，了解CDS剔除质量的性能如何随三个不同质量级别的时钟而变化。该图显示了抑制带附近的信号。图中显示了x轴上以1为中心的开关电容滤波器。图的中心不受数字滤波抑制，取决于模拟开关电容滤波器。需要高质量的时钟来保持体面的剔除水平。即使对于测量直流信号，抖动也会通过混叠降低本应由硅片上的开关电容滤波器滤波的无用信号来破坏噪声性能。数据手册中可能没有明确提及板载开关电容滤波器的存在。

图9.开关电容滤波性能与时钟质量 — 标记空间比

实用指南、问题来源和常见嫌疑人

现在我们已经展示了时钟会增加麻烦的几种方式，现在是时候看看技术来帮助您构建一个最小化抖动量的系统了。

时钟信号反射

高质量的时钟源可以具有非常急剧的上升和下降时间。这样做的好处是可以降低转换时的抖动噪声。不幸的是，锋利边缘的好处是对正确布线和端接的严格要求。如果时钟线未正确端接，则线路将受到原始时钟信号中添加的反射波的影响。这个过程非常具有破坏性，相关的抖动水平很容易达到数百皮秒。在极端情况下，时钟接收器能够看到可能导致电路锁定的额外边沿。

图 10.时钟上的坏、更好和最佳电路设计（按降序排列）。

其中一种可能违反直觉的方法是用RC滤波器减慢边缘，去除高频成分。甚至可以使用正弦波作为时钟源，同时等待具有50 Ω跟踪和端接的新PCB。虽然过渡相对渐进，并且标记空间比可能会因数字输入中的迟滞而偏斜，但这将减少抖动的反射分量。

电源噪声

在将边沿传送到采样开关之前，数字时钟可能通过各种缓冲器和/或电平转换器在ADC内路由。如果ADC具有模拟电源引脚，则使用电平转换器，并可能成为抖动源。通常，芯片的模拟侧将具有更高电压的器件，具有更长的转换时间，因此抖动灵敏度会提高。一些最先进的器件在板上的时钟和线性电路之间进一步分离模拟电源。

图 11.受DVDD、AVDD以及AGND和DGND之间不同电源域引入的噪声干扰的采样时间。

去耦电容：选择合适的去耦电容

电源噪声引起的抖动将因去耦质量而减少或放大。一些Σ-Δ调制器在模拟和数字侧将具有大量数字活动。这可能导致具有信号或数字数据相关干扰的非特征杂散。高频电荷输送应限制在设备附近的短回路内。为了适应最短的键合线，好的设计沿芯片的细长侧使用中心引脚。这些限制对于放大器和低频芯片来说不是常见的问题，它们可能有 VDD和 V党卫军角处的引脚如图 12 左侧所示。PCB设计应利用这些功能，并在引脚附近保持高质量的电容器。

图 12.线性电路（左）和时钟电路（右）的供电方案。

图 13.去耦电容的位置不正确（左）和正确（右），以降低抖动。

时钟分频器和时钟信号隔离器

更快的时钟具有较少的抖动，因此如果功率限制允许，在外部或内部使用分频器来提供所需的采样时钟可以改善情况。设计带隔离器的系统时，请检查其脉冲宽度。如果标记空间比较差，则偏斜会干扰模拟性能，在极端情况下，可能会锁定IC的数字侧。在精密ADC中，您可能不需要光纤时钟，但使用更高的频率可以提供最终的性能。在图14中，出于同样的原因，AD9573在内部仅使用2.5 GHz来提供干净的33 MHz和100 MHz。如果ADC之间不需要精确同步，晶体电路可以非常稳健，具有个位数ps抖动。对于精密ADC，晶体放大器在100 kHz输入时的性能优于22位。这种性能是难以超越的，也解释了为什么XTAL振荡器在可预见的未来会一直存在。

图 14.AD9573的详细框图

来自其他信号源的串扰

抖动的另一个来源与源自外部线路的时钟干扰有关。如果时钟源在能够耦合的信号附近被错误地路由，则可能会对性能产生破坏性影响。如果干扰源与ADC工作无关且随机，则会相当优雅地增加抖动预算。如果时钟被ADC相关的数字信号污染，就会观察到杂散。对于从属ADC，CLK线路和SPI线路可以是独立的时钟，但这可能会导致公式9中定义的频率出现问题，并混叠回第一个Nyqist区域。

建议使用锁频SPI和MCLK源。即使采取这种预防措施，SPI和MCLK也可能具有与给定时钟的脉冲占空比相关的杂散。例如，如果ADC抽取128，而SPI读取仅24位，则会产生与特定1/（24 t）和1/（104t）测量相关的拍频的风险。因此，应使MCLK远离锁定的SPI线以及数据线。

接口和其他时钟

在图15中，标记了各种时序周期，这很容易干扰SFDR或导致抖动。当SPI通信未锁定到MCLK的频率时，可能会发生杂散。掌握布局技术是缓解此问题的最大资产。频率表现为混叠降频干扰源，但也表现为拍频和互调产物。例如，如果SPI以16.01 MHz运行，MCLK以16 MHz运行，则可以预期在10 kHz时产生杂散。

除了良好的布局之外，减少杂散的另一种方法是将它们移到感兴趣的波段之外。如果MCLK和SPI可以进行频率锁定，则可以避免很多干扰。即便如此，SPI中仍然存在空闲期的问题，导致场地繁忙，这仍然会造成干扰。您可以使用界面功能来发挥自己的优势。ADC 中的接口特性可提供状态字节或循环冗余校验 （CRC）。这可能提供了一种抑制杂散的好方法，并具有这些功能的额外好处。空闲时钟（甚至是未使用的 CRC 字节）有利于均匀填充数据帧。您可以选择忽略CRC，但仍然可以获得打开它们的好处。当然，这意味着数字线路上的额外功率（图 18）。

图 15.异步通信和时钟的存在正在为混合杂散带来麻烦和调查工作。

图 16.MCLK 路由运行得太靠近交换机模式 PSU。

图 17.本地采购的MCLK，带有带有SPI相关杂散的XTAL放大器。

图 18.可以使用虚拟CRC或状态来改善框架以消除杂散。

结论

2018年，ADI发布了AD7768-1，这是一款超高精度ADC，失调电压低于100 μV，平坦频率响应一直到100 kHz。它已成功设计到能够超过 140 dB 的 SFDR 系统中，其中抖动已被证明在具有满量程输入的音频频段之外可以忽略不计。它包含一个板载RC振荡器，能够提供参考点来调试干扰时钟源。这种内部RC虽然不提供低抖动，但可以提供微分方法来发现杂散源。ADC采用内部开关电容滤波技术，但也使用时钟分频器来减轻抗混叠滤波器的压力。内部时钟分频器可确保一致的性能，从而能够使用通常从隔离器接收的偏斜时钟进行操作。电源位置非常适合通过短内部键合限制外部 ESR/ESL 效应。毛刺抑制在时钟输入焊盘中实现。使用应用板进行的性能扫描显示抖动为30 ps rms的性能，这应该可以满足广泛的应用。如果您的任务是测量140+ dB的SFDR，AD7768-1可能是您最快的测量方法，其功耗仅为以前使用便捷电源轨所需功率的一小部分。

图 19.AD7768-1的频谱，具有正确设计的PCB和时钟电路。

审核编辑：郭婷