在集成宽带DAC和ADC中使用多芯片同步功能的上电相位确定性

作者：Michael Hennerich and Peter Delos

在单个单芯片中集成多个数字信号处理 （DSP） 模块、宽带数模转换器 （DAC） 和宽带模数转换器 （ADC），现在可以减轻耗电 FPGA 资源的负载，从而实现更小的占位面积、更低功耗、更多的通道数平台，这些平台能够以比以前更高的速率采样。随着这一新功能的出现，这些集成电路（IC）中出现了新颖的多芯片同步（MCS）算法，允许用户在为系统供电或以其他方式对系统进行软件修改时实现所有通道的已知（确定性）相位。因此，该确定性阶段简化了更广泛的系统级校准算法，以实现输出端的所有通道同步或连接到这些IC的前端网络的输入端。本文介绍的实验结果演示了使用由多个数字化仪IC、时钟源和数字接口组成的16通道接收器/发送器平台时的MCS功能。

高级系统框图

用于此测试的系统框图如图1所示，由四个集成式DAC/ADC/DSP IC组成，每个IC由4个12 GSPS DAC、4个4 GSPS ADC和12个数字上变频器（DUC）和12个数字下变频器（DDC）模块组成。DUC/DDC 允许在数字域内进行频率转换和/或插值/抽取。使用注入电路板的单个500 MHz参考时钟，然后利用基准锁定时钟缓冲器生成MCS所需的系统参考信号以及基带处理器（BBP）数字接口所需的时钟。该系统还包含四个独立的锁相环（PLL）频率合成器，可生成从公共基准为每个数字化IC提供时钟所需的12 GHz源。RF前端连接到每个数字化仪输出/输入，从而在边缘启动的RF连接器之间产生滤波和放大的信号。实施完整的配电解决方案。系统所需的所有电压均由单个12 V电源产生。所有发射信号在电路板底部传播，而所有接收信号在电路板顶部传播，以实现最佳的通道间隔离。

图1.用于演示MCS和多通道校准算法的系统的高级框图。

子阵列时钟树结构

如前所述，子阵列时钟树由单个500 MHz基准电压源组成，该基准源被拆分并发送到四个独立PLL频率合成器IC的基准输入端，如图1所示。该500 MHz信号还经过10 dB耦合、放大并发送到另一个时钟缓冲器IC，该IC负责生成数字接口所需的系统基准电压源（SYSREF）和BBP时钟。这个时钟树的目标有三个，因为它：

允许单个通道 SYSREF 延迟，以校正 IC 之间的任何走线长度不匹配。

允许单独的PLL/频率合成器相位调整，从而确保各个数字化仪IC时钟源之间的同步，以补偿系统内的任何感应热梯度。

使用户能够达到数字化IC的必要设置和保持要求。

选择时钟树IC是为了证明借助这些芯片中存在的数字和模拟延迟模块，可以在软件和/或硬件中纠正各种电路板布局异常。最终的结果是一个时钟树，可以在每个IC的相同采样时钟周期内为所有需要的IC提供SYSREF脉冲。

带基带处理器的数字接口

四个数字化IC分别与BBP建立JESD204B或JESD204C数字链路接口。1,2该接口负责通过物理走线（SERDES）在BBP之间传输ADC和DAC代码。此接口中使用的差分 SERDES 走线数称为此链路的通道数 （L）。通过链路发送的转换器位分辨率被视为 N'。通道化数据路径的数量，也称为虚拟转换器，标记为 M。本文所示结果使用JESD204C链路，DAC侧链路为M = 16，N' = 16，L = 4，ADC侧链路为M = 8，N' = 16，L = 2。

数字化仪IC和BBP之间发送和接收数据的速率称为通道速率。硅片上的DSP模块（即DDC/DUC）允许用户以与通过物理通道发送的数据速率不同的速率对数字化仪进行采样。因此，通道速率取决于每个数据路径的数字抽取/插值数据速率。对于这项工作，使用了250 MSPS I/Q数据速率。对于JESD204C接口，通道速率定义为：

而对于JESD204B接口，通道速率定义为：

本文所示结果对ADC和DAC侧JESD204C链路均使用16.5 Gbps的通道速率。

每个JESD204B/JESD204C链路都可以在不同的子类中建立。这些子类根据是否需要多芯片同步或确定性延迟进行分离。在这项工作中，所示数据使用JESD204C子类1模式，因此利用SYSREF信号来对齐通过系统内存在的多个链路传输的数字数据部分。具体而言，在JESD204C子类1模式下，SYSREF信号用于对齐本地扩展多块计数器（LEMC），其传输速率为：

其中 F 是每个通道的每个 JESD 帧的八位字节数，K 是每个单个多帧的帧数。对于这项工作，F = 8和K = 32，因此使用的LEMC速率为7.8125 MSPS。了解此 LEMC 速率非常重要，因为任何成功的 MCS 例程都需要证明不是 LEMC 速率整数倍的射频频率能够实现确定性上电阶段。

多芯片同步方法

在该系统中，宽带集成ADC/DAC IC提供MCS电路，即使在IC内使用DUC/DDC DSP模块时，也能在所有发射和接收RF通道上实现上电确定性相位。此 MCS 功能使用户能够在工厂校准期间填充查找表 （LUT），以最大限度地减少操作停机时间。任何成功的MCS演示都必须能够在系统内所有通道上为每次尝试的RF频率、热梯度和系统电源周期提供确定性相位。

集成的ADC/DAC IC包含12个DUC模块和12个DDC模块，如图1所示。这些模块中的每一个都包含一个插值（DUC）或抽取（DDC）子模块，分别用于改变DAC数字输入信号或ADC数字化输出信号的数据速率。每个DUC/DDC中还包含一个复杂的数控振荡器（NCO），它允许在数字域内进行频率转换。这些NCO中的每一个都能够进行实时复数相位调整，因此可以修改DAC/ADC和BBP之间的数字信号，以补偿各种SERDES走线长度失配。

这些ADC/DAC IC的MCS特性负责在数字化仪IC数据路径的各个方面实现相位确定性。实现 MCS 的工作流程如图 2 所示。

图2.MCS 工作流涉及对齐数据路径不同部分的单独功能。

MCS 算法可以分为两个独立的函数：

一次性同步：此功能负责对齐通过子阵列系统内所有数字化仪IC的物理通道发送的基带数据。

NCO 主从同步：此功能负责对齐子阵列系统内所有不同数字化仪 IC 中的所有 NCO。

一次性同步功能首先要求用户定义JESD链路参数（如M、N'、L等），然后为任何所需的SYSREF平均配置同步逻辑（如果使用连续SYSREF脉冲）。此外，所需的 LEMC 延迟可用于强制在 SYSREF 边沿之后的特定延迟生成 LEMC。完成此操作后，用户将启用每个数字化仪IC内的一次性同步位，然后请求在同一时钟周期内将SYSREF脉冲发送到每个IC，如图3所示。对于该系统，时钟缓冲器IC中引入了模拟精细延迟，以允许同步SYSREF到所有数字化仪IC。通过查询每个IC内的寄存器，可以执行后续检查以验证一次性同步过程是否成功执行，这些寄存器提供有关SYSREF信号与每个IC链路的LEMC边界之间的相位关系的信息。一旦测量到稳定相位（即，一旦SYSREF-LEMC相位寄存器读取0），用户就知道所有数字化仪IC的LEMC都对齐了，然后用户可以继续NCO主从同步过程。对于此活动，为一次性同步描述的子任务包含在芯片制造商提供的应用程序编程接口 （API） 中。

图3.MCS算法利用SYSREF信号实现单次同步，GPIO信号实现NCO主从同步，实现确定性阶段。

NCO主从同步功能首先分配子阵列中的一个数字化仪IC作为主芯片，如图3所示。然后，所有其他数字化仪被视为从属IC。主IC的设置使得该器件的GPIO0引脚配置为输出，并路由到三个从数字化仪IC的GPIO0网络。从 GPIO0 网络配置为输入。然后，用户可以选择触发 SYSREF 脉冲、LEMC 上升沿或 LEMC 下降沿。对于本文中显示的数据，LEMC 上升沿用作 NCO 主从同步触发源，GPIO 网络通过 BBP 路由，而不是在子阵列上本地路由。接下来，DDC同步位切换为低电平，然后切换为高电平，以启用ADC侧NCO同步算法。同样，微处理器对齐位切换为低电平，然后切换为高电平，以启用DAC侧NCO同步算法。

当请求此触发时，在下一个 LEMC 上升沿，主数字化仪 IC 通过其 GPIO0 网络置位高主输出信号。该信号传播到每个从设备的GPIO0输入。在下一个LEMC边缘，所有数字化仪IC都会经历NCO复位算法。在此之后，对于NCO主从同步算法，任何LEMC脉冲都将被忽略。与一次性同步一样，这些 NCO 主从同步子任务包含在 API 函数中，方便用户使用。

同时使用单触发同步和NCO主从同步功能可将两个输入对齐到每个DDC/DUC，使得每个接收和发送通道的输出相位偏移在多次电源循环后可重复，如图4所示。图4中的数据显示了系统在每次重新启动期间在静态热梯度下运行时，每个接收和发送通道器在100个功率周期（由多个实心点表示）内的校准相位偏移。

图4.执行 MCS 算法时，接收精细 DDC（左）和发射精细 DC（右）正确对齐。

从图中的多个点可以看出，给定DDC/DUC的每种颜色的点在电源循环后都紧密聚集在同一位置，从而描绘了该特定通道的确定性阶段。对于本测试中的数据，所有八个通道器DUC都用于发射端，而八个通道器DDC中仅使用了四个。然而，已经证实，在使用MCS算法时，所有八个通道器DDC实际上都提供了确定性相位。

如果PLL频率合成器采样时钟和时钟IC SYSREF在启动时保持相同的相位关系，则在启动时发出此算法将为每个通道建立一个确定性相位。但是，任何系统都会经历热梯度，这可能导致PLL时钟漂移，如果不进行补偿，则可能导致不同的上电阶段。为了补偿系统内的热梯度漂移，该平台利用PLL频率合成器的相位调整。

PLL频率合成器相位调整

所选的PLL频率合成器IC经过精心挑选，允许向每个数字化仪IC注入相对采样时钟相位调整。通过创建反馈机制来补偿热漂移以及采样时钟与每个IC的SYSREF之间的PLL相位漂移，该机制可确保每个数字化仪IC的第一个发射通道与第一个数字化仪IC的第一个发射通道相位对齐。为了实现这种反馈环路，每个IC的第一个发射通道输出一个信号，该信号与其他发射通道不同，如图5所示。这四个信号被组合并发送到一个公共接收器，对于该系统，该系统标记为Rx0。

图5.PLL频率合成器相位调整功能允许每个数字化仪IC的第一个发射通道在子阵列上对齐。

获得所有接收通道的同时接收数据，然后允许用户应用互相关技术并确定这四个发射通道之间的复相位偏移，Φ发射偏移.PLL频率合成器IC包含一个压控振荡器（VCO），其工作频率ƒVCO_PLL.

测量的相位偏移 Φ发射偏移然后与所需的PLL相位调整Φ相关PLL_Adj和射频频率 ƒ载体这样：

使用此公式，PLL频率合成器相位可以调整新的已知量，以在所有电源周期的所有数字化仪IC之间建立公共传输基线，如图6所示。图6所示每个通道的开圆对应于第一个电源周期，而所有其他实心点对应于后续电源周期。从该图中可以看出，所有数字化仪IC的第一（和第二）通道器校准的发射相位偏移是相位对齐的。在这种情况下，每个数字化仪IC的第二个通道选择器也对齐，因为系统中的每个DAC使用两个通道选择器。

图6.通过调整PLL相位，用户可以对齐所有数字化仪IC的第一个发射通道。

在上一节讨论的MCS例程之前添加此PLL频率合成器相位调整步骤，从而通过强制系统达到相同的采样时钟-SYSREF相位关系（表现为所有数字化仪IC的发射对齐基线），在系统内的所有感应热梯度上创建一个确定性相位。图7显示，可以通过每个PLL频率合成器芯片上的温度测量单元（TMU）检测感应热梯度。从图 7 左下角的蓝色轨迹可以看出，通过向系统施加不同的风扇气流，有意诱导整个平台上的温度变化很大。然而，使用每个IC的PLL相位调整表明，无论施加到电路板上的气流如何，当强制每个数字化仪IC的第一个发射通道器相互对齐时，每个接收和发送通道的校准NCO相位偏移都是确定的。通过观察图7顶部两个图上相同颜色的点的紧密簇，可以揭示这一点，尽管在不同的电源周期中对电路板施加了不同的热梯度。

图7.MCS功能与PLL相位调整功能结合使用，可证明所有接收和发送通道的上电相位确定性，无论平台上感应的热梯度如何。

图7右下角所示的是轮询的数字化仪IC寄存器，显示了应用PLL频率合成器相位偏移后测得的SYSREF-LEMC相位关系。从左下角图中的橙色迹线可以看出，PLL频率合成器相位调整完全补偿了由不同感应热梯度引起的任何测量的非零SYSREF相位。

已经测量了许多频率，所有这些频率都显示出确定性的接收和发射相位。为本文选择的特定频率如图8所示，当使用参考时钟或LEMC的非整数倍时，MCS在许多感应热梯度上得到证明。

f射频（千兆赫）	fRxNCO（千兆赫）	fTxNCO（千兆赫）	接收侧 LEMC 多个	Tx侧LEMC多
3	1	3	128	348
3.0078125	0.9921875	3.0078125	127	345
3.01	0.99	3.01	126.72	385.28
3.1	0.9	3.1	115.2	396.8
3.125	0.875	3.125	112	400
3.25	0.75	3.25	96	416
3.5	0.5	3.5	64	448

图8.本文中使用的RF频率用于演示各种时钟源上的MCS功能，包括参考时钟和LEMC的非整数倍。

可扩展到多个子阵列

本文中显示的数据主要集中在子阵列级别的 MCS 性能上，但还需要确保这些同步功能在更大的阵列级别和跨多个子阵列是可以实现的。为了实现这种更高级别的同步，需要一个阵列级时钟树，以确保对图 1 所示每个子阵列的 SYSREF 请求同步到达每个子阵列的时钟缓冲器 IC。然后，给定此标准，每个子阵列可以发出所需的SYSREF和BBP时钟，如前所述，以便这些信号在较大的阵列上以相同的采样时钟周期到达子阵列数字化仪IC和BBP。该阵列级时钟树要求每个子阵列的时钟分配具有实现到每个下游子阵列时钟芯片 IC 的同步 SYSREF 请求分配所需的延迟调整块。通过这种方式，连接到多个亚氓射线的多个BBP最终是同步的。

系统级校准算法

虽然前几节中所示的MCS算法确实为每个接收和发射通道提供了上电确定性相位，但由于通道间RF前端走线长度存在差异，这些相位不一定在RF域内的所有通道上相位对齐。因此，虽然MCS算法确实简化了阵列校准过程，但仍需要进行系统级校准程序，以对齐系统内每个RF通道的相位。

因此，除了执行MCS算法外，还需要开发一种高效的系统级校准算法。本文的系统级校准方法使用特定的基带波形，并且完全独立，无需任何外部设备。本文描述的系统能够将单独的基带波形注入平台上的每个通道选择器。利用此功能，在子阵列中注入由每个发射通道器的一个周期脉冲组成的基带波形，如图9左下角所示。因此，每个发射通道选择器仅输出一个脉冲。但是，波形在所有发射通道器上交错排列，因此整个系统一次只能输出一个单周期脉冲。所有发射通道器的输出在RF域内组合，然后分离并发送回所有接收通道，如图9顶部所示。最后，对所有接收通道执行同步接收数据捕获，并将数据保存到4096x16矩阵中，其中4096是为所有16个接收通道收集的样本大小。

图9.系统级校准算法与MCS结合使用，可快速实现系统中所有接收和发送通道的对齐。

然后沿第一列（对应于Rx0）垂直分析该数据，以定位Tx0通道选择器脉冲，如图9右下角的顶部子图所示。识别出Tx0脉冲后，所有其他脉冲位置都是已知的，每个脉冲上升沿的复数相位被计算并保存到一个1x16矢量中，该矢量对应于整个系统所有发射通道中存在的测量相位偏移。有了这些知识，并使用Tx0作为基准参考，然后根据测量的偏移修改所有发射通道的复数相位。

类似地，由于相同的组合信号被发送到所有接收通道，因此数据沿矩阵水平分析（查看所有接收通道）。然后相对于Rx0测量所有接收通道的复数相位，并将其保存到对应于系统中存在的测量接收相位偏移的1x16矢量中。然后在整个子阵列中调整接收NCO复数相位，以相对于Rx0对所有通道进行相位对齐，如图10中所有16个接收通道的同相（I）和正交相位（Q）ADC代码所示。可能会注意到，虽然图10中的相位图对齐了所有通道，但它的幅度不一定对齐了所有通道。然而，使用这些数字化仪IC上现有的片上有限脉冲响应（FIR）滤波器，也可以实现跨通道的幅度和相位对齐，而无需分配耗电的FPGA资源来实现相同的结果。

图 10.16通道接收I&Q相位对齐借助MCS和独立的系统级校准算法实现。

这种系统级校准算法目前在 MATLAB 中实现，大约需要三秒钟才能完成。但是，如果使用硬件描述语言（HDL）实现，则可以在保持完全独立的算法的同时进一步缩短校准时间。此外，通过依赖 MCS算法，如果在启动时系统频率和幅度已知，用户可以从查找表中加载相位偏移值，而无需 进行此系统级校准方法中描述的测量。在这种情况下，可以使用系统级校准方法来填充相位 在工厂校准期间保存到查找表中的偏移量。®

结论

使用ADI公司的四个AD9081 MxFE演示了成功的MCS工艺™IC作为子阵列的主干。借助四个ADF4371 PLL频率合成器中的相位调整模块，可以补偿整个平台的温度梯度。HMC7043时钟IC用于分配JESD204C接口所需的SYSREF和BBP时钟。AD9081中的MCS算法允许简化系统级校准，并为系统中存在的多个频率和热梯度提供上电确定性相位。本文还提出了一种高效的系统级校准算法，用于在工厂校准期间填充LUT，从而显著缩短系统启动时间。称为 Quad-MxFE。该系统可从ADI公司购买。这项工作适用于任何相控阵雷达、电子战、仪器仪表或5G平台中存在的任何多通道系统。

审核编辑：郭婷