4线SPI接口的简要介绍

串行外设接口（SPI）是微控制器和外设IC之间使用最广泛的接口之一，如传感器、ADC、DAC、移位寄存器、SRAM等。SPI 是一个基于同步、全双工主从的接口。来自主站或从站的数据在时钟上升沿或下降沿同步。主站和从站都可以同时传输数据。SPI接口可以是3线或4线。

本文简要介绍了4线SPI接口，并介绍了支持SPI的开关和多路复用器，有助于减少系统板设计中数字GPIO的数量。

界面

图 1.带主站和从站的 SPI 配置。

4线SPI器件有四个信号：

时钟（斯皮克力克、断续器）

芯片选择

主出，从入

主输入，从站输出 （MISO）

产生时钟信号的设备称为主设备。主站和从站之间传输的数据与主站产生的时钟同步。与I2C接口相比，SPI器件支持更高的时钟频率。用户应查阅产品数据手册，了解SPI接口的时钟频率规格。

SPI接口只能有一个主站，也可以有一个或多个从站。图1显示了主站和从站之间的SPI连接。

来自主机的芯片选择信号用于选择从设备。这通常是一个低电平有效信号，并被拉高以断开从机与SPI总线的连接。当使用多个从站时，每个从站都需要一个单独的芯片选择信号。在本文中，芯片选择信号始终是低电平有效信号。

数据线是数据线。MOSI将数据从主站传输到从站，MISO将数据从站传输到主站。

数据传输

要开始SPI通信，主机必须发送时钟信号，并通过使能CS信号来选择从机。通常芯片选择是有源低电平信号;因此，主站必须在此信号上发送逻辑0以选择从站。

SPI是一个全双工接口;主站和从站都可以分别通过MOSI和MISO线同时发送数据。在SPI通信期间，数据同时被发送（串行移出到MOSI/SDO总线上）和接收（总线上的数据（MISO/SDI）被采样或读入）。串行时钟边沿同步数据的移位和采样。SPI接口使用户能够灵活地选择时钟的上升沿或下降沿，以采样和/或平移数据（请参阅器件数据手册以确定使用SPI接口传输的数据位数）。

时钟极性和时钟相位

在SPI中，主站可以选择时钟极性和时钟相位。CPOL位在空闲状态下设置时钟信号的极性。空闲状态定义为在传输开始时 CS 处于高电平并转换到低电平的时间段，以及在传输结束时 CS 处于低电平并转换到高电平的时间段。CPHA 位选择时钟相位。

根据CPHA位的不同，时钟沿上升或下降沿用于采样和/或移位数据。主机必须根据从机的要求选择时钟极性和时钟相位。根据 CPOL 和 CPHA 位的选择，可提供四种 SPI 模式。表1显示了四种SPI模式。

表 1.具有聚碳酸酯和聚碳酸酯的 SPI 模式

图2至图5显示了四种SPI模式下的通信示例。在这些示例中，数据显示在 MOSI 和 MISO 行上。传输的开始和结束由绿色虚线表示，采样边缘以橙色表示，偏移边缘以蓝色表示。（请注意，这些数字仅用于说明目的。为了成功进行SPI通信，用户必须参考产品数据手册，并确保满足器件的时序规格。

图 2.SPI 模式 0，CPOL = 0，CPHA = 0：CLK 空闲状态 = 低电平，数据在上升沿采样，在下降沿移位。

图3显示了SPI模式1的时序图。在此模式下，时钟极性为0，表示时钟信号的空闲状态为低。此模式下的时钟相位为1，表示数据在时钟信号的下降沿（由橙色虚线显示）上采样，数据在上升沿（由蓝色虚线显示）偏移。

图 3.SPI 模式 1，CPOL = 0，CPHA = 1：CLK 空闲状态 = 低电平，数据在下降沿采样，在上升沿移位。

图4显示了SPI模式2的时序图。在此模式下，时钟极性为1，表示时钟信号的空闲状态为高。此模式下的时钟相位为1，表示数据在时钟信号的下降沿（由橙色虚线显示）上采样，数据在上升沿（由蓝色虚线显示）偏移。

图 4.SPI 模式 2，CPOL = 1，CPHA = 1：CLK 空闲状态 = 高电平，数据在下降沿采样，在上升沿移位。

图5显示了SPI模式3的时序图。在此模式下，时钟极性为1，表示时钟信号的空闲状态为高。此模式下的时钟相位为0，表示数据在时钟信号的上升沿（由橙色虚线显示）上采样，数据在下降沿（由蓝色虚线显示）上移位。

图 5.SPI 模式 3，CPOL = 1，CPHA = 0：CLK 空闲状态 = 高电平，数据在上升沿采样，在下降沿移位。

多从站配置

多个从站可与单个SPI主站配合使用。从站可以常规模式或菊花链模式连接。

图 6.多从属 SPI 配置。

常规 SPI 模式

在常规模式下，需要从主站为每个从站选择单独的芯片。一旦芯片选择信号被主站使能（拉低），MOSI/MISO线路上的时钟和数据就可用于所选从站。如果启用了多个芯片选择信号，则MISO线路上的数据将损坏，因为主站无法识别哪个从站正在传输数据。

从图6可以看出，随着从站数量的增加，来自主站的芯片选择线的数量也在增加。这可以快速增加主站所需的输入和输出数量，并限制可以使用的从站数量。有不同的技术可以用来增加常规模式下的从站数量;例如，使用多路复用器生成芯片选择信号。

菊花链法

在菊花链模式下，从站的配置使得所有从站的芯片选择信号连接在一起，数据从一个从站传播到下一个从站。在此配置中，所有从站同时接收相同的SPI时钟。来自主站的数据直接连接到第一个从站，该从站向下一个从站提供数据，依此类推。

在这种方法中，当数据从一个从站传播到下一个从站时，传输数据所需的时钟周期数与菊花链中的从站位置成正比。例如，在图7中，在8位系统中，第3个从器件上需要24个时钟脉冲才能获得数据，而常规SPI模式下只有8个时钟脉冲。

图 7.多从属 SPI 菊花链配置。

图8显示了时钟周期和通过菊花链传播的数据。菊花链模式不一定支持所有SPI器件（请参考产品数据手册以确认菊花链是否可用）。

图 8.菊花链配置：数据传播。

支持 SPI 的开关和多路复用器

最新一代支持 SPI 的开关可显著节省空间，而不会影响精密开关性能。本文的这一部分讨论了一个案例研究，说明支持SPI的开关或多路复用器如何显著简化系统级设计并减少所需的GPIO数量。

ADG1412是一款四通道、单刀单掷（SPST）开关，每个开关的控制输入端需要连接4个GPIO。图9显示了微控制器与一个ADG1412之间的连接。

图 9.微控制器 GPIO 作为开关的控制信号。

随着电路板上开关数量的增加，所需的 GPIO 数量也会显著增加。

例如，在设计测试仪器系统和大量开关时，使用大量开关来增加系统中的通道数。在4×4交叉点矩阵配置中，使用4个ADG1412。该系统需要16个GPIO，限制了标准微控制器中可用的GPIO。

图10显示了使用微控制器的16个GPIO连接4个ADG1412。

图 10.在多从属配置中，所需的 GPIO 数量会大幅增加。

减少GPIO数量的一种方法是使用串并联转换器，如图11所示。该器件输出并行信号，可连接到开关控制输入，并且器件可通过串行接口SPI进行配置。这种方法的缺点是通过引入额外的组件来增加物料清单。

图 11.使用串行至并行转换器的多从属交换机。

另一种方法是使用SPI控制开关。这种方法的优点是减少了所需的GPIO数量，并且还消除了额外的串行至并行转换器的开销。如图12所示，只需7个微控制器GPIOS，即可为4个ADGS1412提供SPI信号，而不是16个微控制器GPIOS。

图 12.支持 SPI 的开关可节省微控制器 GPIO。

这些交换机可以以菊花链配置进行配置，以进一步优化 GPIO 计数。在菊花链配置中，无论系统中使用的开关数量如何，主站（微控制器）仅使用四个 GPIO。

图 13 仅用于说明目的。ADGS1412数据手册建议在SDO引脚上使用上拉电阻（有关菊花链模式的更多详细信息，请参阅ADGS1412数据手册）。

图 13.在菊花链中配置SPI支持的交换机，以进一步优化GPIO。

为简单起见，此示例中使用了四个开关。随着系统中开关数量的增加，电路板简单和节省空间的好处是显著的。ADI SPI支持的开关采用4×8交叉点配置，在6层板上提供8个四通道SPST开关，可将总电路板空间减少20%。