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Alveo加速器卡上的自适应比特率转码

YCqV_FPGA_EETre 来源:FPGA开发圈 2020-07-01 14:52 次阅读
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介 绍

对实时视频流的需求已发展成为一项至关重要的业务需求。视频服务提供商面临着艰难的权衡取舍,因为他们必须在管理基础设施和运营成本的同时,还要为客户提供高质量体验。鉴于视频转换的计算强度,转码不断推升对灵活应变硬件加速的需求。

赛灵思已开发出一款高性能视频转码包,无需改变现有基础设施即可为服务提供商提供所需低功耗与优异性能。 此外,该解决方案采用业经验证的非常强大的 FFmpeg 命令行处理模式,方便任何人开发转码应用并将其与现有应用或自有基础设施轻松集成。

产品简介

赛灵思面向低比特率(Alveo U50)或高密度应用(Alveo U30)实现最高质量的实时编码,并且以最低的主机 CPU 需求加速编码。另外,在 Alveo U50 和 U30 加速器卡上使用 ABR 阶梯提供 HEVC 和 H.264 编码流以及基于行业标准 FFmpeg 的简单 API

图 1:转码 ABR 阶梯示例

智能分区

赛灵思可以提供系统级最高性能。通过从 CPU 卸载编码任务,确保 CPU 能够为音频和广告插入等其他关键功能提供支持。

通过提供对 FFmpeg API 的支持,客户能够轻松地将多达 8 个 Alveo HHHL U50 或 U30 加速器卡和软件集成到其 1 RU 服务器中。

图 2:从内容生成器将数据流转码到消费端

优势与特性

实时编码可实现媲美 x265“慢速”预置编码的画质

U50 支持面向海量观众广播的最低水平比特率编码

低比特率 = 最低互联网带宽成本

在需要大量编码器时实现高密度编码,如用户生成内容 (UGC)

与 CPU 相比功耗下降 10 倍

GPU 相比功耗下降 2 倍

采用高级定标器,提供完整的 ABR 阶梯支持

灵活的多 ABR 阶梯输出,单个实例最多 32 个流

输出质量保持一致,与编码通道数量无关

用于解码器、定标器和编码器的 FFmpeg 插件

HEVC:主 10 配置文件,级别可达 5.1 HD/SD,U50:40 8 位,U30:42 10 位

H.264:主 10 配置文件,级别可达 5.1 HD/SD,U50:40 8 位,U30:40 10 位

恒定比特率 (CBR)、受限 VBR 和 ABR 模式

比特率:100Kb/s 到 40Mb/s 可配置

时延:30ms 到 20s 可配置

片类型:I、P 和 B,提供灵活的开放/闭合 GOP 模式和 GOP 长度

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
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原文标题:Xilinx 视频实时转码一体机解密系列三:Alveo 加速器卡上的自适应比特率转码

文章出处:【微信号:FPGA-EETrend,微信公众号:FPGA开发圈】欢迎添加关注!文章转载请注明出处。

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