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Verilog HDL语言的文件调用问题:include使用方法介绍

2013年01月24日 14:40 次阅读

  电子发烧友网讯:Verilog中可以使用预处理命令 `include “文件名” 来包含新文件。`include “文件名”的位置需要在 module声明之后。

  这里举个例子便于大家理解,param.h存放了参数LENTH,顶层mult.v使用了它。

  mult.v代码如下

  1 module mult (

  2 input clk,

  3 input rst,

  4 input [LENTH-1:0] A,

  5 input [LENTH-1:0] B,

  6 output [LENTH-1:0] C

  7 );

  8

  9 `include “param.h”

  10

  11 reg [LENTH-1:0] c_reg;

  12

  13 always@(posedge clk or negedge rst)

  14 if(rst == 1‘b0)begin

  15 c_reg <= 32’b0;

  16 end

  17 else begin

  18 c_reg <= A*B;

  19 end

  20

  21 assign C = c_reg;

  22

  23 endmodule24

  param.h代码如下

  1 parameter LENTH = 32;

  综合之后RTL图

  

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发表于 2009-06-20 15:14 344次阅读
基于Verilog-HDL的轴承振动噪声电压峰值...