VLSI_VLSI测试

　　VLSI是超大规模集成电路的简称，本内容介绍了VLSI的定义概述，并对VLSI测试技术进行了展望，介绍了VLSI可靠性技术的应用和发展
超大规模集成电路(Very Large Scale Integration)

　　集成电路(integrated circuit，港台称之为积体电路)是一种微型电子器件或部件。采用一定的工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构;其中所有元件在结构上已组成一个整体，这样，整个电路的体积大大缩小，且引出线和焊接点的数目也大为减少，从而使电子元件向着微小型化、低功耗和高可靠性方面迈进了一大步。 它在电路中用字母“IC”(也有用文字符号“N”等)表示。

　　超大规模集成电路(Very Large Scale Integrated circuits：VLSI)

　　在一块芯片上集成的元件数超过10万个，或门电路数超过万门的集成电路，称为超大规模集成电路。超大规模集成电路是20世纪70年代后期研制成功的，主要用于制造存储器和微处理机。64k位随机存取存储器是第一代超大规模集成电路，大约包含15万个元件，线宽为3微米。

　　目前超大规模集成电路的集成度已达到600万个晶体管，线宽达到0.3微米。用超大规模集成电路制造的电子设备，体积小、重量轻、功耗低、可靠性高。利用超大规模集成电路技术可以将一个电子分系统乃至整个电子系统“集成”在一块芯片上，完成信息采集、处理、存储等多种功能。例如，可以将整个386微处理机电路集成在一块芯片上，集成度达250万个晶体管。超大规模集成电路研制成功，是微电子技术的一次飞跃，大大推动了电子技术的进步，从而带动了军事技术和民用技术的发展。超大规模集成电路已成为衡量一个国家科学技术和工业发展水平的重要标志，也是世界主要工业国家，特别是美国和日本竞争最激烈的一个领域。

　　VlSI测试技术展望

　　a) 指数上升的芯片时钟频率对芯片测试的影响。

　　研究表明，全速测试远比在较慢的时钟频率下进行的测试有效得多。对于高速电路，全速测试或者基于时延故障模型的测试，将越来越重要。显然，要实施全速测试，ATE必须能够以不低于被测电路的时钟频率工作。然而，高速的ATE非常昂贵。根据2000年的数据，一个能以1GHz的频率施加测试激励的ATE，每增加一个测试管脚其价格就上升3000美元。因此，用这样的测试仪进行高速测试的费用也很高。于是，半导体工业面临两个矛盾的问题。一方面，世界上大多数厂家的测试能力仍然只允许进行100MHz左右的时钟频率测试;另一方面，许多需要测试的芯片的时钟频率已经达到或超过了1GHz。

　　此外，在GHz的时钟频率下，线的电感开始活跃起来，电磁干扰(Electromagnetic Interference，简称EMI)测试是高速芯片对测试的另一个需求。需要定义考虑电磁作用的、包括软错误模型(soft error model)在内的新的故障模型以及测试方法。

　　b) 不断增加的晶体管密度对芯片测试的影响。

　　VLSI芯片晶体管的特征尺寸大约以每年10.5%的速度缩小，导致晶体管的密度大约以每年22.1%的速度增加。由于芯片I/O管脚的物理特性必须维持在宏观级别上，以确保芯片的连接和电路板的制作;而硅片的特征尺寸已经迅速地从微米级升级到纳米级。换句话说，芯片I/O和板级接口的规模升级与内部电路不一致，导致了晶体管数与管脚数的比值飞速增长。使得从芯片的管脚来控制芯片内部的晶体管变得越来越困难，这种有限的访问内部晶体管的能力给芯片测试带来了极大的复杂度。

　　晶体管密度的增加也带来了单位面积功耗的增加。首先，芯片设计时就要考虑功耗的验证测试;其次，施加测试时必须小心调整测试向量，避免过大的测试功耗将芯片烧坏;最后，可能需要降低晶体管的阈值电压来减少功耗，随之带来的漏电流的增加会使得IDDQ测试的有效性降低。

　　c) 模拟和数字设备集成到一个芯片上对测试的影响。

　　通过将模拟和数字设备集成到一个芯片上，提高了系统的性能，但也带来了片上混合信号电路测试的新课题。SOC对测试的影响主要体现在下面几个方面：

　　i. 需要了解和分析穿过工艺边界(数字和模拟之间、光和射频电路之间等)的工艺过程变化(process variation)和制造引起的缺陷。

　　ii. 需要研究SOC的高层抽象模型，以获得可以接受的模拟速度和模拟精度。需要在非常高的抽象层次捕获模拟电磁效应。

　　iii. 系统芯片上互连线将成为影响芯片延迟性能的主要成分。互连线延迟比逻辑门的延迟更重要，并且将日益变得越来越重要。

　　iv. 需要研究数字、模拟、微电机(Micro-Electromechanical，简称MEM)和光学系统的有效行为模型。

　　v. 需要发明针对光学、化学和微电机系统故障的新的诊断技术。

　　vi. 由于SOC采取混合工艺，需要有预言穿过工艺边界的热应力和机械应力的能力。

　　人们需要新的测试激励产生算法，为SOC组件产生低成本高覆盖率的数字和模拟测试激励和波形。简单的故障模型，即目前最受欢迎的固定型故障模型已经远不能覆盖现实的物理缺陷，必须辅助以时延故障模型、IDDQ提升的电流故障模型以及其他各种不同的模型，实施多样化的测试。SOC设计面临扩展的DFT和BIST、性能验证、调试和早期芯片原型通过DFT和BIST的诊断。为降低测试成本所做的各种努力将持续成为SOC测试的重要课题。