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信号完整性问题
1、信号完整性的定义
信号完整性（SignalIntegrity），是指信号未受到损伤的一种状态。它表明信号通过信号线传输后仍保持其正确的功能特性，信号在电路中能以正确的时序和电压作出响应，由IC的时序可知，如果信号在稳态时间（为了正确识别和处理数据，IC要求在时钟边沿前后输入数据保持不变的时间段）内发生了较大的跳变，IC就可能误判或丢失部分数据。若信号具有良好的信号完整性，则电路具有正确的时序关系和信号幅度，数据不会出现错误的捕获，意味着收端能够得到比较纯净的数据。相反，若出现误触发、阻尼振荡、过冲、欠冲等信号完整性故障，就会引起任意的信号跳变，导致输入的畸变数据被送入锁存，或在畸变的时钟跳变沿捕获数据，信号不能正常响应，导致系统工作异常，性能下降。
2、信号完整性的起因及表现
信号完整性源于电路的互连（比如导线、衬底和阱）。由于一段导线并不仅仅是电子的导体，在低频段呈电阻性，在中频段呈电容性，在高频段成电感性，到甚高频时则变成了辐射天线。正是这种天线效应，导致了信号串扰和电磁干扰（EMI）。由于导体中载流子与原子和晶粒的相互作用产生了电阻，随着特性尺寸压缩到0.5μm以下，集肤效应使金属表面电阻的下降比断面电阻下降慢，而造成信号完整性损伤。由于独立电压过近的结构而产生的电容效应随着布线间距的减小而增大，对信号的传输特性产生更大的潜在影响。由引线尺寸和返回路径所决定的电感效应，成为封装和电路板设计主要关心的因素。当IC尺寸低于0.5μm时，电感效应就变得十分明显。两条平行走线间会存在明显的互感，而一些噪声会随之耦合到逻辑电路中，导致信号呈现出与低频设计中截然不同的现象。数字系统容忍信号完整性问题的能力是有限的，信号完整性问题达到一定程度就有可能使系统性能下降，甚至根本不工作。仿真试验结果证实，IC开关速度过高、端接元件的布局欠妥、电路的互连不合理等都会引起信号完整性问题。信号完整性主要包括反射、串扰、振荡、地弹等。
信号反射
信号反射（reflection）即传输线上的回波。信号功率的一部分经传输线传给了负载，另一部分则向源端反射。在高速设计中，可以把导线等效为传输线，而不是集中参数电路中的导线，通过考察其在不同频率下的阻抗，来研究其传输效应。若边沿速率高达1V/ns（即dV/dt），那么短于0.5英寸的导线就可以建成T型集中参数的RLC（或RC、LC）模型，并且由多个T型级联组合成更长的传输线。为减小仿真的运算量，也可建立连续传输线模型。如果阻抗匹配（源端阻抗、传输线阻抗与负载阻抗相等），反射就不会发生。反之，若负载阻抗与传输线阻抗失配会导致收端反射。布线的几何形状、不适当的端接、经过连接器的传输及电源平面不连续等因素均会导致信号反射。
信号过冲和下冲
信号过冲（overshoot）指信号跳变的第一个峰值（或谷值）超过规定值——对于上升沿是指最高电压，而对于下降沿是指最低电压。下冲（undershoot）指信号跳变的下一个谷值（或峰值）。信号过冲和下冲是由IC切换速率过高以及信号传输路径反射引起的，在驱动器和接收器之间的多次反射会形成阻尼振荡，若振荡幅度超过IC的输入切换门限，导致时钟出错或数据的错误接收，过大的过冲还可能造成IC内部的元件过压，甚至损坏。
信号串扰
信号串扰（cross-talk）是没有电气连接的信号线之间的感应电压和感应电流产生的电磁耦合现象。这种耦合会使信号线起到天线的作用，其电容性耦合引发耦合电流，感性耦合引发耦合电压，并且随着时钟速度的升高（导致边沿速率升高）和设计尺寸的减小而加大。这是由于信号线上的交变信号电流通过时，会产生交变磁场，处于磁场中的其它信号线会感应出信号电压。在低频段，导线间的耦合可以建立为耦合电容模型，在高频段，可以建立为LC集中参数导线或传输线模型。PCB板层的参数、信号线间距、驱动端和接收端的电气特性以及信号线端接方式对串扰都有一定的影响。
电磁干扰
电磁干扰与信号串扰相似，信号串扰是发生在PCB上的两条传输线之间的耦合，电磁干扰是PCB上的传输线受到PCB外的辐射源（如测试探针或其它PCB板）的干扰。EMI建模可以把导线段视为偶极子天线处理。
信号振荡和环绕
信号振荡（ringing）和环绕（rounding）表现为信号反复出现过冲和下冲，在逻辑电平的门限上下抖动，振荡呈欠阻尼状态，而环绕呈过阻尼状态。信号的振荡和环绕主要是由传输线上过度的寄生电感和电容引起收端阻抗与源端均失配所造成的。同反射一样，它们可以通过适当的端接予以抑制。通常，周期脉冲信号包含丰富的高次谐波而容易发生信号完整性故障，如时钟信号，更应多加防范。
信号的迟延
信号迟延表明数据或时钟信号没有在规定的时间内以一定的持续时间和幅度到达收端。IC只能按规定的时序接收数据，过多的信号迟延可能导致时序违背和功能的混乱。信号迟延是由驱动过载，走线过长的传输线效应引起的。传输线上的等效电容、电感会对信号的数字切换产生时延，影响IC的建立时间和保持时间，时延过大时会导致IC无法正确判断数据。
接地反弹与衬底耦合
接地反弹（Groundbounce）简称地弹，指由于电路中较大的电流涌动而在电源与地平面间产生大量噪声的现象。如大量芯片同步切换时，会产生一个较大的瞬态电流从芯片与电源平面流过，芯片封装与电源间的寄生电感、电容和电阻会引发电源噪声，使得零电位平面上产生较大的电压波动（可能高达2v），足以造成其它元器件的错误动作。由于地平面的分割（数字地、模拟地、屏蔽地等），可能引起数字信号走到模拟地区域时，产生地平面回流反弹。同样电源平面分割，也可能出现同样危害。负载容性的增大、阻性的减小、寄生参数的增大、切换速率增高以及同步切换数目的增加，均可能导致接地反弹增加。
同时，衬底耦合（Underlaycoupling）可能使设计面临更大的挑战。在硅片设计中，由于衬底和阱具有有限的电阻率，其上流过电流时会产生一定的压降。而MOSFET管的阈电压（开启）取决于在栅区下面的衬底（或阱）的有效电压，这意味着任何衬底电流不仅能越过MOSFET管的阈电压，而且能越过逻辑门或时钟电路的阈电压，使设计很不可靠。随着水平尺度与垂直尺度的下降，衬底和阱层的电阻增大，情况就变得更坏。
信号完整性的解决办法
对芯片设计，通常采用两种方法解决信号完整性问题。其RF解决方案集中于传输线，常在封装边界上使用阻抗匹配办法，而数字（即宽带）解决方案则强调选择封装，控制同步切换数量和切换速度，在封装外部电源引脚与地之间使用旁路电容，在IC内部的电容则通过金属层的重叠来实现，即为高速瞬态电流提供一个局部低阻抗通路，防止接地反弹。
然而，当面临深亚微米设计中的信号完整性问题时，通常的解决方案不再适用。例如，限制边沿速率（Slew rate）虽然能够明显地改善接地反弹和串扰，但它同时限制了时钟速率。研究新的解决方法必须能够适宜深亚微米的IC设计。如，增加衬底电阻问题可采用绝缘体上硅技术（SOI）来解决，这是在微米IC设计中被广泛采用的技术。现在，解决信号完整性问题的方法主要是，电路设计、合理布局和建模仿真。
1、电路设计
在电路设计过程中，通过设计控制同步切换输出数量，同时控制各单元的最大边沿速率（dI/dt和dV/dt），得到最低且可接受的边沿速率，这可以有效地控制信号的完整性。也可为高输出功能块（如时钟驱动器）选择使用差分信号。比如，通常时钟使用ECL信号或全摆幅的差分信号。对于应用工程师，通常是在传输线上端接无源元件（电阻、电容和铁氧体），来实现传输线与负载间的阻抗匹配。端接策略的选择应该是对增加元件数目、开关速度和功耗的折中。端接串联电阻R或RC电路，应该尽量靠近激励端或接收端，并获得阻抗匹配，同时，电阻R（如10Ω）可以消耗掉逻辑电路的无用直流功率，电容（如39PF）可以在满足开关速度的条件下削弱阻尼振荡强度，但同时须仔细选择该电容，防止其引脚电感引起的振荡（ringing）。
2、合理布线
布线是非常重要的。设计者应该在不违背一般原则的前提下，利用现有的设计经验，综合多种可能的方案，优化布线，消除各种潜在的问题。虽然有一些设计规则驱动的布线器有助于设计者优化设计，但还没有一种完全由用户定制设计规则和完全支持信号完整性分析的布线器。布线工具应该与全部寄生参数抽取相结合，以得到对于时滞率和时延的准确预测。成功的布线器不仅应有精确的寄生参数抽取，还能与信号完整性工具相结合，在发现信号完整性降到要求的阈值以下时，能够割断导线，重新布线。
3、建模仿真
合理地进行电路建模仿真是最常见的解决办法。在现代高速电路设计中，仿真分析显示其优越性。它给设计者准确、直观的设计结果，便于提早发现隐患，及时修改，缩短设计时间，降低设计成本。设计者应对相关因素作合理估计，建立合理的模型。对于IC设计，电路的仿真必须在封装的环境下进行，仿真结果才能更接近铸模后返回的硅片测试结果。由于信号完整性问题经常作为间歇性错误出现，因此重视同步切换控制、仿真和封装，保证设计符合信号完整性要求，在硅片制造前解决问题。对于IC应用，可利用仿真来选择合理的端接元件和优化元器件的布局，更容易识别潜在问题，并及时采取正确的端接策略和布局约束机制来解决相关的信号完整性问题。随着时钟频率的增加和IC尺寸的持续下降，保持信号完整性对设计者来说越来越富有挑战性，这使得建模仿真成为设计中不可或缺的环节。
信号完整性仿真模型和工具简介
现在，用来分析信号完整性的仿真工具有很多，各具特色，可适当选用。
1 SPICE模型
SPICE（Simulation Program with Integrated Circuit Emphasis）模型发展最早，在IC业界已成为模拟晶体管电路描述的非正式标准。它基于晶体管和二极管特性参数建模，故运算量非常大，运算极为耗时（可能是几天），因此用户需要作仿真精度和运算耗时的折中。SPICE模型一般不支持耦合线（或损耗线）的仿真，而这正是高速电路设计中信号完整性仿真的关键因素。
2 IBIS模型
IBIS（Input/Output Buffer Information Specification）模型是反映芯片驱动和接收电气特性的一种国际标准。它基于V/I曲线，对I/O BUFFER快速建模，它提供一种标准的文件格式来记录如激励源输出阻抗、上升/下降时间及输入负载等参数，非常适合做振荡和串扰等高频效应的系统级计算与仿真。IBIS是一个简单的模型，计算量小，速度快，精度高，已被广泛采用。
3 VHDL-AMS
VHDL-AMS是针对模拟和混合信号行为的建模语言，它使用模拟方程和数字VHDL描述电路功能。它是一个相对较新的标准，还没有广泛的模型开发器基础，也不被很多模拟器支持。在它被广泛地用来作信号完整性仿真之前，模型仿真开发器的很多工作需要完成。
4 Quantic EMC
Quantic EMC是信号完整性和EMC软件模拟分析工具，是西门子公司专用的EMC分析工具，其OmegaPLUS是Quantic EMC在PC机上运行的软件。它运用器件的VI模型，很方便地进行信号完整性和EMI的仿真，其的功能强大、效率高。
5 XTK
XTK是Viewlogic公司在高速系统设计HSSD（High SpeedSystem Design）领域研发的高性能的信号完整性分析工具，它可以准确地分析复杂的PCB、MCM及多PCB板构成的系统的信号质量和传输线时延。XTK是一个串扰分析工具包，其中包含多种分析工具。
6 LineSim与BoardSim
LineSim和BoardSim是HyperLynx公司（PADS Software的子公司）开发的仿真工具。LineSim用在布线设计以前约束布线和各层的参数、设置时钟的布线拓扑结构、选择元器件的速率、诊断并避免信号完整性、电磁辐射及串扰等问题。BoardSim用于布线以后快速地分析设计中的信号完整性、电磁兼容性和串扰问题，生成串扰强度报告，区分并解决串扰问题。
来源；互联网
工商网监
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