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在利用FPGA实现数字信号处理方面，分布式算法发挥着关键作用，与传统的乘加结构相比，具有并行处理的高效性特点。本文研究了一种16阶FIR滤波器的FPGA设计方法，采用Verilog HDI 语言描述设计文件，在Xilinx ISE 7.1i 及ModelSimSE 6.1b平台上进行了实验仿真及时序分析， 并探讨了实际工程中硬件资源利用率及运算速度等问题。
随着系统对宽带、高速、实时信号处理要求越来越高，对滤波器的处理速度、带宽等性能要求也随之提高。FPGA 也在逐渐取代ASIC和PDSP，用作前端数字信号处理的运算（ 如：FIR 滤波、CORDIC算法或FFT）。
乘累加运算是实现大多数DSP算法的重要途径，而分布式算法， 则能够大大提高乘累加运算的效能，目前滤波器大致有以下几种实现方法。
（1） 使用通用的可编程 DSP 芯片编程实现， 它们主要的数学运算单元是乘累加器（MAC） 。MAC 能在一个机器时钟周期内完成一次乘累加运算， 同时硬件上配备不同等级的流水结构和哈佛结构，能够实现高速实时的数字信号处理。但由于固定的硬件结构和流水等级， 使得在应用上有所限制。同时，就是同一公司的不同系列 DSP芯片，其编程的指令集也会有所不同，因而加大了开发周期。
（2） 采用专用的 ASIC 数字信号处理芯片。这种方法是芯片体积小，保密好，性能高。缺点是功能单一，灵活性小，多是针对某种功能的设计。
（3） 采用可编程逻辑器件（CPLD/FPG）A。FPGA 具有灵活的可编程逻辑，突破了并行处理与流水级数的限制，可以很好的实现信号处理的实时性。同时，开发程序的可移植性好，可以缩短开发周期。
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