基于CPLD的FPGA从并快速加载方案

　　现场可编程门阵列（FPGA）作为专用集成电路（ASIC）领域的一种半定制电路，可以根据设计的需要灵活实现各种接口或者总线的输出，在设备端的通信产品中已得到越来越广泛的使用。FPGA 是基于静态随机存储器（SRAM）结构的，断电后程序丢失后的每次上电都需要重新加载程序。且随着FPGA 规模的升级，加载程序的容量也越来越大，如Xilinx 公司的Spartan - 6 系列中的6SLX150T，其加载容量最大可以达到4.125 MB.在通信产品中，要求系统启动快，相应FPGA 加载时间尽可能短，因此其加载方式是产品设计时必须要妥善解决的一个问题。文章介绍了通过复杂可编程逻辑器件（CPLD）对FPGA 加载方式的并行实现，满足通信系统的加载速度快、占用资源少的要求。

　　1 FPGA 常用配置方式

　　FPGA 的配置数据通常存放在系统中的存储器件中，上电后控制器读取存储器中的bit 文件并加载到FPGA 中，配置方式有JTAG、从并、从串、主从4 种，不同厂家叫法不同，但实现方式基本都是一样的。

　　（1）边界扫描JTAG 方式。单板调试阶段常用JTAG 模式，该方式需要控制器，FPGA 等芯片JTAG 接口构成菊花链，且在该模式下，控制器其他功能不能使用。

　　（2）从串方式。从串加载方式占用资源少，主要是和FPGA 相连的I/O接口较少，但是一个配置时钟只能传输一个bit 数据，速度相对较低。

　　（3）主从方式。该方式最主要的缺点是配套使用的FLASH 存储器必须是FPGA 厂家指定的型号，且这个FLASH 容量不大，不能和控制器的FLASH 共用，使用这种方式，单板上就会有两个FLASH，增加产品成本，因此该方案使用较少。

　　（4）从并方式。即文章中探讨的FPGA 加载方案。

　　2 从并加载方式的实现

　　以Xilinx 公司Spartan - 6 系列FPGA 为例，与从并加载相关的管脚如表1 所示。

　　

　　表1 从并加载管脚名称

　　由表1 可以看出，从并加载接口占用的管脚资源是比较多的，即使加载数据总线使用8 位，也要14 个管脚，CPU 一般没有这么多通用输入/输出（GPIO）口，因此从并加载一般和CPLD 配套使用。其加载流程如图1所示。

　　

　　图1 SPARTAN-6 从并加载流程