0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

pcb如何在走线长度匹配中考虑整个信号带宽

PCB线路板打样 来源:上海韬放电子 作者:上海韬放电子 2021-01-05 10:56 次阅读

如果您阅读了许多PCB设计指南,尤其是有关并行协议和差分对布线的指南,则将看到很多关于走线长度匹配的内容。当您需要进行迹线长度匹配时,您的目标是最大程度地减少串行协议中的差分对,并行协议中的多个对(例如PCIe),并行协议中的多个迹线/对或使用以下协议的任何协议之间的时序差异源同步时钟。CAD工具使您可以轻松地考虑一次发生的情况。但是,在其他频率下会发生什么。更具体地说,宽带信号会发生什么?

所有数字信号都是宽带信号,其频率内容从DC扩展到无穷大。由于数字信号的带宽很大,迹线长度匹配应使用哪个频率?不幸的是,用于迹线长度匹配的频率是模棱两可的,因此设计人员需要了解如何应对PCB迹线长度匹配与频率的关系。为了更好地理解这一点,我们需要研究宽带设计中使用的技术,以及如何在走线长度匹配中考虑整个信号带宽。

差分对的PCB走线长度匹配与频率的关系

正确进行迹线长度与频率的匹配需要考虑到迹线上传播信号的整个带宽。在过去的几年中,这一直是差分串行协议的研究主题,诸如USB 4之类的标准对宽带信号完整性指标提出了特定要求。一些示例宽带信号完整性指标是:

集成差分串扰

积分差分插入损耗

积分差分回波损耗

积分差分阻抗偏差

所谓“集成”,是指信号完整性的特定方面适用于整个相关频率范围。换句话说,如果以差分串扰为例,我们希望将两个差分对之间的差分串扰最小化到某个极限以下,这在信令标准中已指定。我们马上将看到为什么这对于跟踪长度匹配很重要。

分散

在时域中,我们只关心差分对的两端在同一时刻跨过HI和LOW状态(假设为二进制)之间的中途过渡。显然,抖动在这里造成了一个问题,即它会将您的走线长度限制在一定的最小容限范围内,因此,您永远不会在同一时刻使一对线的两端完美过渡。在频域中,我们需要考虑以下来源的色散:

几何色散:这是由于互连的边界条件和几何形状而引起的,然后,边界和几何形状决定了互连的阻抗随几何形状的变化。

介电扩散: 这发生在PCB基板中,并且与PCB上互连的几何形状无关。它包括Dk的色散和损耗。

粗糙度色散:由于铜粗糙度模型的因果关系以及高频下的趋肤效应,会产生这种额外的色散来源。

纤维编织的色散:PCB层压板中的纤维编织在整个互连中产生周期性的色散变化。

因为这些色散源始终存在于走线中,所以它们会导致实际PCB走线的阻抗,速度和所有其他信号完整性指标是频率的函数。下面显示了一个示例,该示例显示了Dk实部中的色散如何影响微带走线的阻抗。

信号速度

如果您熟悉传输线理论,那么您就会知道阻抗和信号速度密切相关。让我们以PCB走线的信号速度为例。下图显示了具有粗糙度和色散的模拟带状线的组速度和相速度。

带铜粗糙度和介电色散的示例带状线上信号的群速度和相速度。

在这里我们可以看到,相速度在很宽的频率范围内变化很大,从1 MHz到20 GHz达到2倍的变化。相速度的变化在这里是重要的参数,因为这是不同频率分量沿互连线传播的速率。通过这种变化,我们可以看到对于实际互连而言,PCB迹线长度匹配与频率之间的匹配变得多么困难。我们需要某种方式来考虑所有频率,而不仅仅是任意选择的单个频率。

宽带长度匹配与频率

为了制定长度匹配的度量,我们需要考虑给定信令标准的最小允许长度偏差。我们将此最小时间偏差称为tlim。我们可以写出以下有关长度公差和允许的时序失配的方程:

根据允许的时序变化的长度变化。

在此,函数k只是互连上信号的传播常数,这也是由于色散引起的频率的函数。我们可以采用统计方法使用称为“ Lp范数”的方法来处理允许的长度不匹配。无需太过深入地研究所涉及的数学,只需知道该度量等效于计算函数和某个平均值(它们之间仅相差一个常数)之间的RMS差异即可。因此,这使其成为解决某些目标设计值和信号完整性度量(阻抗,脉冲响应衰减/延迟,串扰强度等)之间变化的理想数学工具。

使用Lp范数,我们可以根据时序不匹配限制tlim定义的一些上限来重写允许的长度不匹配:

根据允许的时序变化的长度变化。

当使用宽带信号完整性指标进行PCB设计时,可以将上述方程式视为一个约束条件:在确定传输线的尺寸时,这可能会影响差分对的两端之间或中的任意两条走线之间的总允许长度偏差。高速并行协议。只要您知道传输线的传播常数,积分就很容易计算。然后,可以使用场求解器来计算此值,具有标准传输线几何形状的分析模型来手动计算。

只是为了给计算提供一些数字,如果我使用上面显示的模拟带状线的相速度,我们会发现,如果允许的最大最大值,则平行的两条单端完全隔离的迹线之间的最大允许长度不匹配为2.07 mm时序不匹配为10 ps。请注意,对于10 ps,这是许多高速数字信号的边沿速率的很大一部分。对于我上面模拟的带状线,这等于1.3041毫米的允许长度不匹配。

总而言之,我们已经证明,使用Lp范数可以将PCB迹线长度匹配与频率的关系降低为单个度量。如果您是PCB设计人员,则无需手动执行此计算,而只需要使用正确的PCB布线工具集即可。
编辑:hfy

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • pcb
    pcb
    +关注

    关注

    4225

    文章

    22484

    浏览量

    386024
  • 宽带信号
    +关注

    关注

    1

    文章

    17

    浏览量

    11208
收藏 人收藏

    评论

    相关推荐

    PCB板上的差分传输线长度匹配问题

    长度匹配是指芯片到芯片(即差分信号发送端到接收端)之间的链路,并不是对PCB走线的单一要求。经与IC供应商了解后发现,其内部的差分线金线的长度
    发表于 12-16 10:33 769次阅读

    高速信号线长度如何控制?

    各位做过高速电路板的高手,请问在走高速信号线,我想进行等长处理,那么线的长度如何控制?有相关的计算软件没?希望大家积极参与讨论十分感谢!
    发表于 06-27 15:45

    问一下差分信号pcb线长度差一般要求在多少mil之内?

    问一下差分信号pcb线长度差一般要求在多少mil之内?
    发表于 03-28 12:36

    何在PADS9.2里生成线长度报表?

    何在PADS9.2里生成线长度报表?发现file/reports/下面没有这一项,不知如何实现?我的邮箱zcc_918@163.com, qq: 386725737
    发表于 06-21 16:45

    我的PCB线经验归纳

    。 6. 高速PCB设计中,蛇形线没有所谓滤波或抗干扰的能力,只可能降低信号质量,所以 只作时序匹配之用而无其它目的。 7. 有时可以考虑螺旋
    发表于 12-16 09:47

    求助:关于pcb布线临界长度的定义

    关于PCB布线的临界长度,查到经验数据是:当信号pcb线上的时延高于信号上升沿的20%时,
    发表于 06-29 15:19

    PCB信号线最大线长度是多少呢?

    PCB尺寸是500*60mm左右,长度比较长,有的信号线会比较长,信号线线过长会有什么影响呢?一般信号
    发表于 07-09 16:51

    高速PCB设计调整线长度

      数字系统对时序要求严格,为了满足信号时序的要求,对PCB上的信号线长度进行调整已经成为PCB
    发表于 11-27 15:22

    PCB设计中的阻抗匹配

    阻抗匹配。串行电阻的阻值为20~75Ω,阻值大小与信号频率成正比,与PCB线宽度和长度成反比。在嵌入式系统中,一般频率大于20M的
    发表于 02-14 14:50

    请问时实显示线长度的快捷键是什么

    时实显示线长度的快捷键是什么
    发表于 05-08 02:03

    计算PCB线宽线长过孔铜厚电流的软件

    它是一款计算PCB线宽线长过孔铜厚/电流工具,此款工具可根据用户的持续电流、铜厚、PCB线的温升系数、环境温度、线长度,便可以准确地计算出
    发表于 05-28 07:07

    为什么From To Editor无线长度

    From To Editor 无线长度,飞线已打开,如下图
    发表于 09-16 10:27

    如何实现Altium PCB设计中的内部线长度

    大家好,我正在研究我的第一个Kintex7 DDR3接口。为了实现RAM,我想在PCB上包含长度匹配的封装线长度。要获取包延迟信息,我使用
    发表于 08-12 10:17

    PCB线规则与一些技巧介绍

    ,以满足信号在接收端同步。即找出最长的线,与其他线调整到等长;或将控制两个器件之间的线延迟为某一特定值。  
    发表于 04-17 14:59

    高速PCB设计调整走线长度

    所谓相对的就是要求走线长度保持一致,保证信号同步到达若干个接收器。有时候在PCB上的一组信号线之间存在着相关性,比如总线,就需要对其长度进行
    发表于 09-01 17:33 908次阅读
    高速<b class='flag-5'>PCB</b>设计调整走<b class='flag-5'>线长度</b>