1GB DDR2 同步动态随机存取存储器(SDRAM)系列产品的详细数据手册

　　DDR2 SDRAM使用双数据速率架构来实现高速操作。双数据速率架构本质上是一个4N预取结构，其接口设计为在I/O球上每时钟周期传送两个数据字。DDR2 SDRAM的一个读或写访问有效地由一个4N位宽的、在内部DRAM内核的OnCelk循环数据传输和四个相应的N位宽的I/O球的一个半时钟周期数据传输组成。

　　一个双向数据选通（DQS，DQSα）与数据一起在外部传输，用于在接收机中的数据捕获。DQS是在读期间由DDR2-SDRAM发送的选通脉冲，在写入期间由存储器控制器发送。DQS与用于读取的数据对齐，并与写入的数据中心对齐。X16提供有两个数据选通，一个是FooLoWelEnter（LDQs，LDQS*），另一个是UpqByter（UDQS，UQQS）。

　　DDR2 SDRAM由差分时钟（CK和CKα）工作，CK向高电平和CK低电平的交叉将被称为CK的正边。命令（地址和控制信号）登记在CK的每个正边。输入数据被登记在DQS的两个边缘上，并且输出数据被引用到DQS的两个边以及CK的两个边。

　　对DDR2 SDRAM的读取和写入访问是面向突发的；访问在选定位置开始，并以编程顺序继续进行编程的多个位置。访问开始于激活命令的注册，然后激活读或写命令。与激活命令一致的地址位被用来选择要访问的行和行。与读或写命令一致的地址位被用来选择银行和突发存取的起始列位置。

　　DDR2 SDRAM提供四或八个位置的可编程读或写突发长度。DDR2 SDRAM支持用另一个读中断写入八的突发读取，或者用另一个写入中断写入八。可以启用自动预充电功能，以提供在突发接入结束时发起的自定时行预充电。

　　与标准DDR SDRAM一样，DDR2 SDRAM的流水线、多存储体结构实现了并发操作，从而通过隐藏行预充电和激活时间来提供高、有效带宽。

　　提供了一种自刷新模式，以及省电、掉电模式。

　　所有输入都与SSTLY18的JEDEC标准兼容。所有的全驱动强度输出是SSTL1818兼容。