如何实现嵌入式处理器的低功耗 工作原理是什么？

一直以来，嵌入式处理器的低功耗是通过使用一些低功耗的空闲或睡眠模式来实现的。现在，嵌入式处理器要承担更复杂的工作，需要更高的性能。新的应用程序（如音频和视频播放以及游戏等）一般运行时间都相当长，“运行时间”与“空闲时间”之比也上升得很快。传统的电源管理技术在空闲时间中是非常有效的，但要在运行中节省电池能量就无能为力了。

此外，电源管理芯片制造商仅仅把注意力集中在供电的管理方面。情况一般是这样的，嵌入式处理器供应商给出输入／输出功率要求，功率半导体供应商则争相开发出尽可能高效的满足要求的 IC。然而，现在象开关稳压器这样的电源管理 IC 效率已经达到了 95% 的高峰。这迫使今天的电源 IC 供应商不仅要在价格上竞争，还要靠效率的每一点细微增长进行竞争。当前手机市场的发展趋势显示，这些传统的方法已无法满足业界对提升效率的需求。

尽管电池技术一直有稳定改进，如更长的寿命及更小的体积，但这种发展仍然无法赶上下一代设计快速增长的功率需求。要在新产品中将电池寿命延长到最终用户可以接受的水平，普通的电源管理方法已经不能胜任了。

工艺技术的发展趋势也加剧了电源管理的复杂性。过去，CMOS 晶体管在静态时消耗功率很少，几乎可以忽略不计。然而，随着速度和密度的增加，工艺尺寸在不断缩小，静态功耗也在增长。根据估计，对于用 0.13 微米高速工艺实现的芯片，其静态功耗要占总功耗的 15-20%。而且，随着工艺技术进入 100 纳米以下，静态功耗将呈现指数式的增长，并将在处理器总功耗中占据主要部分。

有一种方法可以协调高性能与低功耗之间的矛盾，这就是让处理器根据当前的工作负载，运行在不同的性能等级上。举例来说，一个 MPEG 视频播放器需要的处理性能比 MP3 音频播放器高一个数量级。因此，当播放 MP3 时，处理器可以运行在较低频率上，而仍然能保证播放的高质量。当时钟频率降低时，可以同时降低处理器的供电电压，以达到节能的目的。

动态电压调整技术 (DVS) 就利用了这样一个事实，即 CMOS 工艺处理器的峰值频率与供电电压成正比。图 1 显示了频率与电压的关系，其中的测试使用了一个 ARM926EJ-S 处理器内核（0.18 微米工艺）。可以看到转折点在大约 90 MHz，这是调整技术适用电压范围的一个限额。

以下是一个 CMOS 电路的近似功率方程：

P = CVDD 2fc + VDDIQ其中：

·  P 为供电电压 VDD 消耗的功率。

· C(VDD)2fc 是源于切换的动态功耗部分（C 是电容，fc 为频率）。

· VDDIQ 是源于泄漏的静态功耗部分（IQ 为泄漏电流）显然，对一个给定负载，动态功率的量值与供电电压的平方成正比。