半导体微缩发展困难，芯片制造将越发艰难

（文章来源：天极网）

全球最大的晶圆代工厂台积电近日宣布，其试产的最新一代5nm工艺良率超过第一代DUV光刻7nm工艺，让台积电5nm明年顺利量产打下基础。在计算机芯片世界中，诸如内核数量、晶体管数量、晶体管密度、频率等性能参数都是“越大越好”，但是工艺制程却是“越小越好”，正如前面提到的台积电的5nm工艺一样，越小的工艺能够带来更高密度的晶体管，带来更快的频率和更强的性能。

在芯片行业里，特征尺寸与制程节点紧密相关，芯片内部的每个执行单元都可完成数学运算和数据存储，性能依赖工艺节点(特指同一制造商)的每一次迭代。现实中用晶体管间的最小数值或是平均数值来表示工艺节点和性能。在处理器世界中，更大的组件意味着需要更长时间，才能变更其状态、信号需要更长的传播时间以及需要消耗更多的能量，更别提大芯片会占用更多的物理空间。

功耗方面，2006款赛扬处理器的热设计功耗约为30W，老奔腾仅为12W。热设计功耗的增加主要是随着电能在芯片中电路周围流动，能量在流动过程中大部分以热量的形式释放。尽管30W的热设计功耗2.5倍于12W，但新CPU的晶体管数量是旧芯片近百倍;让采用较小工艺节点的芯片能够更小、更快地切换晶体管、提升每秒的运算量、并减少能耗(热量)的散失。

制程工艺是一个不断演进的过程，制造就离不开“光刻”这一步。晶圆都是在一个圆形的硅晶片上进行的，其大小主要有4英寸(100mm)、8英寸(200mm)和12英寸(300mm)三种直径。工艺制造的重要一步就是需要涂光刻胶、并进行掩膜。掩膜会遮挡某些区域的光线，被允许穿透的光线会集中在一个小点上，然后与芯片制造中使用的特殊层发生反应，确定各个零件的位置。

可见光(380nm~750nm波长)是光谱一部分，其它还有无线电波、微波、X射线等。光刻的过程与X光的原理相似，骨头挡住光线(起到光罩的作用)，肌肉组织允许X射线穿透，从而得出内部结构的图像。目前，主流有深紫外光(DUV)和极紫外光刻(EUV)两种光刻机，其中深紫外光刻机已经可以做到7nm(每平方毫米大约1亿个晶体管)，极紫外光刻机那13.5nm的波长则能够进一步微缩工艺制程。

英特尔、台积电、格罗方德等制造商都已经摸到极紫外(190nm左右)，新工艺不仅能将组件做得更小，而且品质也能得到提升，将各个零件紧密封装到一起有助于缩小芯片的整体尺寸。AMD依靠台积电用上7nm工艺，但是部分最小特征跨度为6nm。硅原子本身直径为0.1nm左右，构成处理器主体的大部分硅原子的间距仅为0.5nm，也就是单个晶体管覆盖不到10个硅原子。

英特尔一直努力使其10nm产能赶上14nm的水平，但目前使用EUV光刻的问题几乎集中在EUV光刻技术的固有缺陷上，越薄的绝缘层让电子跃迁和击穿晶体管的概率大大增加，漏电大幅提升违背了晶体管微缩的最初目的。

至于厂商会如何选择使用先进制程，其最初目的只是期望降低单位性能的制造成本。假如英特尔使用14nm、300mm直径的晶圆可以制造切割100颗芯片，但使用10nm可以切割200颗同样性能的芯片，在抛出掉制造和开发成本之后，使用14nm制造的成本是否低于10nm工艺制造成芯片。如果14nm的单芯片制造成本高于10nm，英特尔就会选择10nm制造芯片，反之亦然。

晶体管微缩的最初目的是节省制造成本，但是在开发、制造成本越来越高的今天，无论是传统的IDM、无晶圆厂IC设计公司、纯代工的Fabless工厂都会平衡产品的设计初衷和制造成本，再去选择最合适的生产工艺。

线路图方面，英特尔2019年开始出货10nm工艺，7nm将使用EUV极紫外光科，预计2021年上市，最早是在英特尔Xe显卡上使用。台积电方面，其5nm已经在下半年试产，2020年下半年大规模出货;至于更先进制程，台积电已经计划在3nm节点上使用GAA(环绕式栅极)晶体管设计，但是目前依然以FinFET工艺为主。至于三星，7nm产品的订单只有自家的Exynos系列SoC，目前有一使用其7nm工艺的有NVIDIA安培显卡、AMD下一代RDNA 2架构GPU和高通骁龙865 SoC。

（责任编辑：fqj）