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TSB41BA3B-EP提供在基于电缆的IEEE 1394网络中实现三端口节点所需的数字和模拟收发器功能。每个电缆端口都包含两个差分线路收发器。收发器包括监视线路状况的电路,用于确定连接状态,初始化和仲裁以及分组接收和传输。 TSB41BA3B-EP与链路层控制器(LLC)接口,例如TSB82AA2,TSB12LV21,TSB12LV26,TSB12LV32,TSB42AA4,TSB42AB4,TSB12LV01B或TSB12LV01C。它还可以通过电缆端口连接到集成的1394 Link + PHY层,例如TSB43AB2。
TSB41BA3B-EP采用3.3 V单电源供电。核心电压由内部稳压器提供给PLLVDD-CORE和DVDD-CORE端子。为保护锁相环(PLL)免受噪声影响,PLLVDD-CORE端子必须与DVDD-CORE端子分开去耦。 PLLVDD-CORE端子通过1μF和更小的去耦电容去耦,DVDD-CORE端子分别用1μF和更小的去耦电容去耦。 DVDD-CORE和PLLVDD-CORE之间的分离必须通过单独的电源轨或平面实现。
TSB41BA3B-EP可由双电源供电,为I /O提供3.3 V电源和核心电压供应。 PLLVDD-CORE和DVDD-CORE端子的核心电压必须满足本数据手册推荐工作条件部分的要求。 PLLVDD-CORE端子必须与DVDD-CORE端子分开,PLLVDD-CORE端子用1μF和更小的去耦电容去耦,DVDD-CORE端子用1μF和更小的去耦电容分别去耦。 DVDD-CORE和PLLVDD-CORE之间的分离可以通过单独的电源轨或单个电源轨实现,其中DVDD-CORE和PLLVDD-CORE由滤波器网络隔开,以保护PLLVDD-CORE的噪声电源。
TSB41BA3B-EP需要外部49.152 MHz晶振来产生参考时钟。外部时钟驱动内部锁相环(PLL),产生所需的参考信号。该参考信号提供控制出站编码信息的传输的时钟信号。 PHY将49.152MHz的时钟信号提供给相关的LLC以实现两个设备的同步,并且当操作符合IEEE 1394a-2000标准的PHY链路接口时,用于重新同步接收的数据。当PHY操作符合IEEE 1394b-2002标准的PHY链路接口时,PHY将98.304-MHz时钟信号提供给相关的LLC,以实现两个设备的同步。断电(PD)功能通过将PD端子置为高电平来使能时,将停止PLL的操作。
符合JEDEC和行业标准的组件认证,确保在扩展温度范围内可靠运行。这包括但不限于高加速应力测试(HAST)或偏压85/85,温度循环,高压釜或无偏HAST,电迁移,键合金属间寿命和模塑化合物寿命。此类鉴定测试不应被视为超出特定性能和环境限制使用此组件的合理性。
实施Apple Computer,Incorporated和SGS Thompson,Limited的一项或多项专利所涵盖的技术。
i.LINK是Sony Kabushiki Kaisha TA Sony Corporation的商标。
FireWire是Apple Computer,Inc。的商标.PowerPAD是Texas Instruments的商标。