TSB81BA3E IEEE P1394b 三端口电缆收发器/仲裁器

TSB81BA3E提供在基于电缆的IEEE 1394网络中实现三端口节点所需的数字和模拟收发器功能。每个电缆端口都包含两个差分线路收发器。收发器包括监视线路状况的电路，用于确定连接状态，初始化和仲裁以及分组接收和传输。 TSB81BA3E设计用于与链路层控制器（LLC）连接，例如TSB82AA2，TSB12LV21，TSB12LV26，TSB12LV32，TSB42AA4，TSB42AB4，TSB12LV01B或TSB12LV01C。它还可以将电缆端口连接到电缆端口，连接到集成的1394 Link + PHY层，例如TSB43AB2。

当VREG_PD端子（端子73上）时，TSB81BA3E可由单个3.3V电源供电。 PFP封装和ZAJ封装上的B7端子连接到GND。 VREG_PD使能内部3.3V至1.95V稳压器，为内核提供1.95V电压。当VREG_PD通过至少1kΩ电阻拉高至VDD时，TSB81BA3E内部稳压器关闭，器件可由两个独立的外部稳压电源供电：I /O为3.3V，内核为1.95V 。核心电压提供给PLLVDD-CORE和DVDD-CORE端子，满足推荐工作条件（1.95-V标称值）的要求。 PLLVDD-CORE端子必须与DVDD-CORE端子分开。 PLLVDD-CORE和DVDD-CORE端子必须通过1 uF电容去耦，以稳定相应的电源。还可以使用额外的0.10μF和0.01μF高频旁路电容。 DVDD-CORE和PLLVDD-CORE之间的分离可以通过单独的电源轨或单个电源轨实现，其中DVDD-CORE和PLLVDD-CORE由滤波器网络隔开，以保持PLLVDD-CORE的噪声电源。

TSB81BA3E需要一个外部98.304-MHz晶体振荡器来产生参考时钟。外部时钟驱动内部锁相环（PLL），产生所需的参考信号。该参考信号提供控制出站编码信息的传输的时钟信号。 49.152MHz时钟信号被提供给相关的LLC以用于两个设备的同步，并且当操作符合IEEE 1394a-2000标准的PHY链路接口时用于重新同步接收的数据。当操作符合IEEE P1394b标准的PHY链路接口时，98.304-MHz时钟信号被提供给相关的LLC，用于两个设备的同步。断电（PD）功能通过将PD端子置为高电平来使能时，将停止PLL的操作。