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浅谈ZYNQ芯片架构解析

2021-04-28 10:18 次阅读

基于 ZYNQ 实现复杂嵌入式系统非常便利,其应用领域也越来越广泛,本文来从对 ZYNQ 芯片架构的理解来谈谈个人体会。

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ZYNQ 主要由两大部分组成:

处理系统 PS(Processing System):

上图左上部分即是 PS 部分,包括:

同构双核 ARM Cortex A9 的对称多处理器 (Symmetric Multi-Processing,SMP)

丰富的外设,2×SPI,2×I2C,2×CAN,2×UART,2×SDIO,2×USB,2×GigE,GPIO

静态存储控制器:Quad-SPI,NAND,NOR

动态存储控制器:DDR3,DDR2,LPDDR2

可编程逻辑 PL(Programmable logic):兼容赛灵思 7 系列 FPGA

基于 Artix™的芯片:Z-7010 以及 Z-7020

基于 Kintex™的芯片:Z-7030 以及 Z-7045

ZYNQ 处理系统端 PS 所有的外设都连接在 AMBA(Advanced Microcontroller Bus Architecture)总线,而基于 FPGA 设计的 IP 则可以通过 AXI 接口挂载在 AMBA 总线上,从而实现内部各组件的互联互通。这里涉及到两个概念:

AMBA 总线,熟悉 ARM 架构的朋友应该都大致了解, AMBA 是 ARM 公司的注册商标。是一种用于片上系统(SoC)设计中功能块的连接和管理的开放标准片上互连规范。它促进了具有总线结构及多控制器或组件的多核处理器设计开发。自成立以来,AMBA 已广为应用,远远超出了微控制器设备领域。如今,AMBA 已广泛用于各种 ASIC 和 SoC 部件,包括在现代便携式移动设备中使用的应用处理器。

高级可扩展接口 AXI(Advanced eXtensible Interface):是 ARM 公司 AMBA 3.0 和 AMBA 4.0 规范的一部分,是并行高性能,同步,高频,多主机,多从机通讯接口,主要设计用于片上通讯。为啥说 AXI 是 AMBA 的一部分,看看下面两个图就可以比较清晰的了解。

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ZYNQ 的高度灵活性

灵活的 PS 端 IO 复用

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硬件工程师往往发现对一个复杂的系统的布局布线,常常会很困难,也常因为不合理的布局布线而陷入 EMC 深坑。ZYNQ 的 IO 引脚高度灵活性,无疑在电路设计方面提供极大的方便,可实现非常灵活的 PCB 布局布线。从而在 EMC 性能改善方面带来了很大便利。

灵活的 PS-PL 互连接口

Extended Multiplexed I/O (EMIO) :扩展 MIO,如果想通过 PS 来访问 PL 又不想浪费 AXI 总线时,就可以通过 EMIO 接口来访问 PL。54 个 I/O 中,其中一部分只能用于 MIO,大部分可以用于 MIO 或 EMIO,少量引脚只能通过 EMIO 访问。

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如上图,比如 I2C0 则可以通过 EMIO 映射到 PL 端的引脚输出,这无疑又增加了更多的灵活性!

PS-PL 接口 HP0-HP3:如上架构图中 AXI high-performance slave ports (HP0-HP3) 实现了 PS-PL 的接口

可配置的 32 位或 64 位数据宽度

只能访问片上存储器 OCM(On chip memory)和 DDR

AXI FIFO 接口(AFI)利用 1KB FIFOs 来缓冲大数据传输

PS-PL 接口 GP0-GP1:如上架构图中 AXI general-purpose ports

两个 PS 主接口连接到 PL 的两个从设备

32 位数据宽度

一个连接到 CPU 内存的 64 位加速器一致端口(ACP)AXI 从接口,ACP 是 SCU (一致性控制单元)上的一个 64 位从机接口,实现从 PL 到 PS 的异步 cache 一致性接入点。ACP 是可以被很多 PL 主机所访问的,用以实现和 APU 处理器相同的方式访问存储子系统。这能达到提升整体性能、改善功耗和简化软件的效果。ACP 接口的表现和标准的 AXI 从机接口是一样的,支持大多数标准读和写的操作而不需要在 PL 部件中加入额外的一致性操作。

DMA, 中断, 事件信号:

处理器事件总线信号事件信息到 CPU

PL 外设 IP 中断到 PS 通用中断控制器(GIC)

四个 DMA 通道 RDY/ACK 信号

扩展多路复用 I/O (EMIO)允许 PS 外设端口访问 PL 逻辑和设备 I/O 引脚。

时钟以及复位信号:

四个 PS 时钟带使能控制连接到 PL

四个 PS 复位信号连接到 PL

灵活的时钟系统

PS 时钟源:

PS 端具有 4 个外部时钟源引脚

PS 端具有 3 个 PLL 时钟模块

PS 端具有 4 个时钟源可输出到 PL

PL 端具有 7 个时钟源

PL 端时钟源域相对 PS 端不同

PL 端时钟可灵活来自 PL 端外部引脚,因为 FPGA 的硬可编程性,完全灵活配置

也可使用 PS 端的 4 个时钟源

注意

PL 和 PS 之间的时钟同步是由 PS 端处理

PL 不能提供时钟给 PS 使用

丰富的 IP 库

Zynq 是一种 SoC,具有大量的标准 IP,这些部件不再需要重新设计而直接可用。以这样的方式提升了设计抽象层级,加上重用预先测试和验证过的部件,开发将被加速,而成本则可以降低。就像常说的:“ 为什么要重新发明轮子呢?”。

Vivado 内置了大量的 IP 可供使用,比如数学计算 IP,信号处理 IP、图像视频处理 IP,通信互连(以太网、DDS、调制、软件无线电、错误校验)、处理器 IP(MicroBlaze 等)、甚至人工智能算法 IP。

比如信号处理 IP,由于采用 FPGA 硬逻辑实现信号处理无需 CPU 计算,对于实现复杂的信号运算(比如实现一个非常高阶的 FIR 滤波、多点 FFT 计算)具有非常大优势。

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双 ARM 硬核处理器

如架构图,ZYNQ 内置了双 ARM Cortex-A9 硬核,对软件设计提供了极大的灵活性,在该处理器上可运行 LinuxAndroid 等复杂的操作系统,相比常规 FPGA 嵌软核 IP 的做法具有更强大的运算处理能力,你可能会说其处理器的运算能力相比时下的其他 ARM 芯片或稍有不足,但基本能满足常规的医疗、工业领域等嵌入式系统应用需求。

PL/PS 的有机结合

通过前面的简要分析介绍,不难发现 PL 可编程硬件逻辑及处理器单元的结合做的非常好。

PL 端:可设计出高灵活的外设系统,同时可编程硬件逻辑电路,可实现真正的硬并行处理、硬实时系统

PS 端:PL 端与 PS 的有机结合,有可实现对这种高灵活、硬并行、硬实时处理系统实现集中软件管理

试想,如果一个系统需要实现硬实时、硬并行,复杂外设互连系统:

或许会采用多微控制器(比如单片机)+处理器方案,微处理器实现实时需求,处理器运行 Linux 实现上层业务逻辑的方式。

或者采用 FPGA+处理器来实现。

这两种方案技术复杂度都非常高,硬件电路 PCB 设计比较复杂,软件开发以及维护也会增加复杂度。而 ZYNQ 则可以很好的解决此类系统设计需求,真正做到 system on chip,这也是 SOC 的一个很好的体现。

总结一下

ZYNQ 这种高度灵活性,丰富的外设,丰富的 IP 库,以及 vivado 强大易用的开发环境,对使用 ZYNQ 进行嵌入式系统设计带来了非常多优势。
编辑:lyn

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