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BJ-EPM CPLD开发板：VHDL入门例程4
2012年05月16日 11:04 来源：本站整理 作者：秩名 我要评论(0)
-- Filename ﹕ LED_SEG7.vhd
-- Author ﹕ wuhouhang
-- Description ﹕ 2位数码管每隔640ms从0-F循环递增显示
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_unsigned.all;
entity LED_SEG7 is
port(
Clk: in STD_LOGIC; --50MHz输入时钟
Rst_n: in STD_LOGIC; --低电平复位信号
Sm_cs_n_out: out STD_LOGIC_VECTOR (1 downto 0); --2位数码管位选信号，低电平有效
Sm_db_out: buffer STD_LOGIC_VECTOR (6 downto 0) --2位数码管断选信号(不包括小数点)
);
end entity LED_SEG7;
--640ms计数产生0-F递增数值
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