74LS08应用电路（三）
经过主放大电路处理后的脉冲信号虽然幅度较为理想，但脉冲宽度仍然较小，最小脉宽只有1ms.而A/D转换需要一定的时间，要采到脉冲的尖峰需要对峰值电压进行保持，同时向DSP提出中断请求信号，使DSP响应中断并启动A/D转换，转换结束后DSP使采样保持器复原为采样状态，实现系统的逻辑控制，本文设计的峰值保持电路如图所示。
如图5所示，U4是芯片LF398，它是美国半导体公司研制的集成采样保持器。它只需外接一个保持电容就能完成采样保持功能，其采样保持控制端可直接接于TTL，CMOS逻辑电平。U1和U2是高速电压比较器LM311，U3是上升沿触发的双D触发器，U5是与门74LS08.经过主放大电路处理后的脉冲信号一路输入到阈值比较器U1，另一路输入到由比较器U2组成的峰值检测电路（R3C1组成延迟电路与U2反向输入端输入的脉冲信号进行比较，用于判断脉冲信号的峰值是否到来），还有一路输入到采样保持器LF398，而且LF398的输出接到DSP内ADC模块的ADCINA0引脚上。
当电压脉冲信号幅度大于阈值电压Vref（调试过程中设定Vref为0.5V，电压低于0.5V的即可认为是噪声而不予考虑），比较器U1输出高电平，产生上升沿，上升沿再触发U3A，它的Q端输出高电平和峰值未来到时U3B的Qˉ端相与得高电平，去控制LF398的采样控制端进入采样状态。当脉冲信号到达峰值后，比较器U2输出高电平，得到上升沿，上升沿再触发U3B，它的Qˉ端输出低电平，U5输出低电平，LF398进入保持状态。U3B的Qˉ端输出的下降沿作为DSP捕获单元CAP3中断的启动信号，CAP3发出信号去启动ADC，当A/D转换结束后，DSP的GPIO口输出一个低电平作为U3的清零信号CLR，双D触发器74LS74清零后，LF398的采样控制端重新进入采样状态，准备保持下一个脉冲的峰值。