安路FPGA极简开发板是专门针对数字电路课程开发的，核心板不追求大而全，但已经覆盖数电课程的基础需求、简单易用并拥有较强的扩展性，结合学校一线教学经验和国产化趋势，我们将开发板的核心芯片型号选定为安路科技的EG4S20BG256，它资源丰富且管脚多；在外围功能模块的设计上，则以简洁直观、小巧易携带为目标，主要包括以下几类模块：板载USB-JTAG电路，实现一根线供电和调试；输出显示类，如LED灯、数码管；输入操作类的，如矩阵按键、拨动开关；发声及音频类的，如蜂鸣器；对外通信接口类的，如UART转USB接口；存储器类的，如FLASH存储器、SDRAM存储器；模数混合类的，如ADC和DAC
安路科技的 EG4S20 FPGA，是基于安路成熟可靠的低成本、低功耗可编程FPGA—EG4X20，采用最新的 3D 合封技术，与一块 2M X 32bits 的 SDRAM 合封而成。EG4S20 既有尺寸更小，更简单可靠的QFN封装，又有用户可用 IO 更多的 BGA 封装。更大的内嵌存储容量，特别适用于大容量，高速数据的采集、传输和变换等应用。特色优势 多品种，大容量的内置存储空间 内置 64Mb SDRAM 存储空间，32 位数据总线宽度，最高 200Mhz 工作频率，最大读写带宽高达 800MB/s 内置 64 块 ERAM9K 随机读写 RAM，可配置为真双口，简单双口,单口RAM 和FIFO 工作模式，位宽可配置为 512x18, 1Kx9, 2Kx4, 4Kx2, 8Kx1, 最高频率220Mhz 内置 16 块 32Kb RAM，可配置为单口 RAM,双口 RAM，可独立配置为2Kx16 或者4Kx8 更小封装，更多 IO, 更利于 PCB 布线的引脚排布 支持 True LVDS，最高频率 800Mbps BGA256 封装为 1.0mm 引脚间距，封装尺寸 17mm X 17mm QFN88 封装为 0.4mm 引脚间距，10mm X 10mm CSG324 封装为 0.8mm 引脚间距，封装尺寸 15mm X 15mm 优化的引脚排布，只需要两层 PCB 即可轻松使用器件所有 IO 支持简单低成本的 SPI FLASH 配置；上电配置后，FLASH 可开放给用户使用。 集成多种专用 IP 集成电源监控模块，可对指定 BANK 电压监控 集成内部环型振荡器SALEAGLE®4S20 FPGA 数据手册DS301_2.7.2 www.anlogic.com 32022.3 Confidential2 EG4S20 架构介绍同 EG4X20，详情请参考 EG4 系列 FPGA 数据手册3 EG4S20 交直流特性同 EG4X20，详情请参考 EG4 系列 FPGA 数据手册4 EG4S20 内部 SDRAMEG4S20 内嵌一片 2M x 32bit 的 SDRAM（EM638325），最高 200Mhz 工作频率，最大读写带宽高达800MB/s。SDRAM 与 FPGA 通过软件深度整合，所以如果要使用 SDRAM，只需要在IP generate 中例化，或者在顶层实例化如下 IP 模块即可。该 IP 的原型如下：EG_PHY_SDRAM_2M_32 U_EG_PHY_SDRAM_2M_32(.clk(SD_CLK), // SDRAM 时钟 1bit 位宽.ras_n(SD_RAS_N), // SDRAM 行选通 1bit 位宽.cas_n(SD_CAN_N), //SDRAM 列选通 1bit 位宽.we_n(SD_WE_N), //SDRAM 写使能 1bit 位宽.addr(SD_SA), //SDRAM 地址 11bits 位宽.ba(SD_BA), // SDRAM BANK 地址 2bits 位宽.dq(SD_DQ), //SDRAM 数据 32bits 位宽.cke(SD_CKE), // SDRAM 时钟使能1bit 位宽.dm(4'b0) //SDRAM 数据屏蔽 4bit 位宽
灵活的逻辑结构
・19600 个 LUTs，用户 IO 数量 193 个
低功耗器件
・先进的 55nm 低功耗工艺
・静态功耗低至 5mA
支持分布式和嵌入式存储器
・156 Kbits 分布存储器（Distribute RAM）
・1 Mbits 嵌入块存储器（Block RAM 简称 BRAM）包括：
- 64 个 9 Kbits BRAM，可配置为真双口，8Kx1 到 512x18 模式
- 16 个 32 Kbits BRAM，可配置为真双口，可设置为 2K*16 或 4K*8
- 专用 FIFO 控制逻辑
内置大容量存储器
・内置 2M*32bits SDR SDRAM，最高工作时钟 200MHz
可配置逻辑模块 (PLBs)
・优化的的 LUT4/LUT5 组合设计
・双端口分布式存储器
・支持算数逻辑运算
・快速进位链逻辑
源同步输入 / 输出接口
・输入 // 输出单元包含 DDR 寄存器
· Generic DDRx1
· Generic DDRx2
高性能，灵活的输入 / 输出缓冲器
・支持 LVTTL、LVCMOS (3.3/2.5/1.8V/1.5/1.2V)、PCI
・支持 LVDS，Bus-LVDS, MLVDS, RSDS, LVPECL
・支持热插拔
・可配置上拉 / 下拉模式
・片内 100 欧姆差分电阻
时钟资源
・针对高速 I/O 接口设计的 2 路 IOCLK
・16 路全局时钟
・支持 4 个 PLLs 用于频率综合
・5 路时钟输出
・分频系数 1 到 128
・支持 5 路时钟输出级联
・动态相位选择
配置模式
・主模式串行 SPI (MSPI)
・从模式串行 (SS)
・主模式并行 x8 (MP)
・从模式并行 x8 (SP)
・JTAG 模式 (IEEE-1532)
每个芯片拥有的 64 位 DNA
嵌入式硬核 IP
・8 通道 12 位 1MSPS SAR ADC
・集成电压监控模块
・内置环形振荡器
