AD9542的10个时钟输出与最多四个输入基准电压源之一同步。数字锁相环(DPLL)可减少与外部基准电压源相关的时序抖动。借助数字控制环路和保持电路，即使所有参考输入都失效，也能持续产生低抖动输出信号。
AD9542采用48引脚LFCSP (7 mm × 7 mm)封装，额定温度范围为−40°C至+85°C。
请注意，在整篇数据手册中，多功能引脚（如SDO/M5）由整个引脚名称或引脚的单个功能表示；例如M5即表示仅与此功能相关。
应用
- SyncE 抖动清除和同步
- 光传输网络(OTN)、SDH、宏和小型蜂窝基站
- 具有抖动净化功能的OTN映射/解映射
- 小型基站时钟，包括基带和无线电
- Stratum 2、Stratum 3e 和 Stratum 3 保持、抖动清除及相位瞬态控制
- JESD204B 支持模数转换器(ADC)和数模转换器(DAC)时钟
- 有线基础设施
- 载波以太网
- 双路DPLL可同步2 kHz至750 MHz物理层时钟，提供高噪声参考源的频率转换以及抖动净化功能
- 符合 ITU-T G.8262 和 Telcordia GR-253 标准
- 支持 Telcordia GR-1244、ITU-T G.812、G.813、G.823、G.824 和 G.825
- 连续频率监控和参考验证，频率偏差低至50 ppb
- 两个DPLL具有24位小数分频器和24位可编程模数
- 可编程数字环路滤波器带宽：10−4 Hz至1850 Hz
- 自动和手动保持和参考切换，提供零延迟、无中断或相位増建操作
- 基于优先级的可编程参考切换，支持手动、自动恢复和自动非恢复模式
- 5对时钟输出引脚，每对引脚均可用作差分LVDS/HCSL/CML或2路单端输出（1 Hz至500 MHz）
- 2 个差分或 4 个单端输入基准电压源
- 交叉点多路复用器将基准输入与 PLL 互连
- 支持嵌入式（调制）输入/输出时钟信号
- 快速DPLL锁定模式
- 提供内部功能，结合晶振或晶体振荡器的低相位噪声以及TCXO或OCXO的频率稳定性和精度
- 为自主初始化提供外部EEPROM支持
- 1.8 V单电源供电，具有内部调节特性
- 内置温度监控/报警和温度补偿，可增强零延迟性能
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