6.1 比较说明时序逻辑电路与组合逻辑电路的区别。
6.2 同步时序逻辑电路与异步时序逻辑电路的各有什么特点？
6.3 分析图T6.1所示时序逻辑电路，写出电路的驱动方程、状态转移方程和输出方程，画出状态转换图，说明电路能否自启动，分析逻辑功能。
6.4 分析图T6.2所示时序逻辑电路，写出电路的驱动方程、状态转移方程和输出方程，画出状态转换图，说明电路能否自启动，分析逻辑功能。
6.5 分析图T6.3所示时序逻辑电路，写出电路的驱动方程、状态转移方程和输出方程，画出状态转换图，说明电路能否自启动，分析逻辑功能。
6.6 用D触发器设计一个九进制同步计数器。
6.7 用JK触发器设计一个十三进制同步计数器
6.8 根据图T6.4所示状态转换图，用JK触发器设计同步时序逻辑电路，并且画出所设计电路的完整状态转换图。
6.9 根据图T6.5所给状态转换图，用JK触发器设计该同步时序电路。
6.10设计一个同步时序逻辑电路，要求输入时钟脉冲作用下，输出端电压波形满足图T6.6的要求。
6.11 用JK触发器设计一个可逆六进制计数器，要求当控制信号A＝1时，作加法计数；当控制信号A＝0时，作减法计数。
6.13 某一触发器的特性方程为
，要求：
（1）用JK触发器实现该触发器功能；
（2）用该触发器设计4进制计数器。
6.12 设计一个可控同步计数器，M1、M0为控制信号，要求：
（1）M1＝M0＝00时，维持原状态；
（2）M1＝M0＝01时，实现3进制计数；
（3）M1＝M0＝10时，实现5进制计数；
（4）M1＝M0＝11时，实现7进制计数；
6.14 某数字通信系统中使用的同步码为00010011（左位在前），试设计该同步码检测电路，当接收到该同步码时，输出Y＝1；未收到该同步码时输出Y＝0。
6.15 试用JK触发器设计一个同步时序逻辑电路，当连续输入三个或三个以上的1时，输出为1，否则为0。
6.16 用T触发器设计一个三位二进制计数器。
6.17 试用CC4017产生1011001序列信号。
6.18 图T6.7所示为利用中规模4位双向移位寄存器CC40194组成的移位寄存器型分频器电路，分析其分频比，作出状态转换图。
6.19 图T6.8是由集成4位双向移位寄存器74LS194和3-8线译码器74LS138组成的双序列产生器，分析该电路的状态转移关系，作出状态转换表，写出输出端Y1和Y2的序列码。
6.20 分析图T6.9中规模集成电路74LS161组成的计数器，画出状态转换图，判断计数器的模值。
6.21 分析图T6.10中规模集成电路74LS161组成的计数器，判断计数器的模值，指出输出端Y的信号的频率是多少？
6.22 分析图T6.11所示电路，画出状态转换图，指出该计数器的模值是多少。
6.23 图T6.12中为二－十进制编码器74LS147和十进制计数器74LS160组成的可控分频器。输入计数脉冲的频率为100KHz分析当控制开关接分别单独合上时，输出端信号Y的频率是多少？
6.24 用同步十进制计数器74LS160设计一个五进制计数器。要求分别用复位法和置数法来实现电路要求。
6.25 用中规模集成十进制计数器74LS160，设计一个24进制计数器，可以附加必要的门电路。
6.26 分析图T6.13中的脉冲异步时序逻辑电路，写出驱动方程、状态方程，画出状态转换图，判断能否自启动，说明其逻辑功能。
6.27 分析图T6.14所示电路，指出其计数的模值，如果输入时钟信号的频率为f，则输出端Q7的频率为多少。
6.28 有一个方波信号频率为5KHz，现要得到一个频率为50Hz的信号，试用12位二进制计数器CD4040实现该要求，可以附加必要的逻辑门电路。
6.29 分析图T6.15所示电平异步时序逻辑电路，作出流程表和时间图，说明该电路的功能。
