专题用74ls151实现三人判奇电路

74LS151/54

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摘要： 以三输入判奇电路设计为例，通过对其输出函数表达式的形式变换，分别采用多种门电路及译码器、数据选择器等74 系列器件进行电路设计，给出了7 种电路实现形式，并分析了各种电路实现的优缺点。此例说明了组合逻辑电路设计的灵活性及电路实现的多样性，所采用的设计方法对其他组合逻辑电路设计具有一定的启发与指导意义。　　目前数字电子技术基础课程的实验内容包括验证性实验、综合性实验、设计性实验三部分，每一部分实验内容安排的侧重点不同。比如设计性实验的关键是设计，要求学生依据设计要求，设计合理的实验电路，并选择器件、安装调试完成实验内容。从教学实践来看，多数学生能够顺利完成实验要求，但解决问题的思路单一，设计过程灵活性差，不注意创新思维能力的锻炼。这就要求教师在合理安排实验内容的同时，不断通过各种途径，引导学生拓宽知识面，创新思维方式，对待同一问题，积极探索多种解决问题的路径。组合逻辑电路的设计多种多样，笔者选择一种奇偶校验电路实现进行详细阐述。　　奇偶校验电路在组合逻辑电路的分析与设计中具有一定的典型性和实用性，熟悉判奇电路的逻辑功能及电路实现，有助于加深对组合逻辑电路的理解与掌握。以判奇电路实现为例，分别讨论了用门电路、译码器、数据选择器的多种实现方案， 用实例说明了组合逻辑电路设计的灵活性与多样性。　　1 三输入变量判奇电路的真值表及表达式　　对于三输入变量的判奇问题， 设其输入变量分别用A、B、C 表示，输出函数用F 表示。当输入变量的取值组合中有奇数个1 时，输出函数值为1;当输入变量的取值组合中1 的个数为偶数时，输出函数值为0，依据这种逻辑关系可列写出三输入变量判奇电路的真值表如表1 所示。　　表1 三输入判奇电路的真值表　　　　由真值表1 可见，有4 组输入变量取值组合使输出函数值为1，即分别为。所以，三输入变量判奇逻辑问题的输出函数表达式为：　　　　2 采用门电路实现三输入变量判奇电路　　门电路实现三输入变量判奇电路的方法有很多， 文中列举如下。　　方法一：与或表达式（1）可用反相器、与门、或门直接实现，作其电路图如图1 所示。　　　　图1 采用反相器、与门、或门实现。　　用反相器、与门、或门实现三输入判奇电路，其特点是表达式基本没有变化，实现途径简单明了，缺点是连线较多，电路复杂。方法二：与或表达式（1）也可用反相器、与或门实现，电路图如图2 所示。　　　　图2 采用反相器、与或门实现　　由上述两种不同门电路设计方法实现三输入变量判奇电路可以得出，方法一和方法二虽然实现逻辑简单，但是都连线太多，浪费资源。　　同一逻辑问题的逻辑函数表达式是不具备唯一性的。对三变量输入判奇逻辑问题的输出函数表达式（1）进行变换如下所示：　　　　方法三：根据上述表达式（2）得出，三输入变量判奇电路也可采用异或门实现，其电路如图3 所示。　　　　图3 采用异或门实现　　由图3 所示电路可见，对于三输入变量判奇的逻辑问题，当采用异或门实现时，相比于方法一和方法二，电路中的连线较少，电路简单明了，实现简单。　　对于异或逻辑表达式也可以稍作变换得出：　　　　即一个异或门可用4 个2 输入与非门实现， 所以三输入判奇电路又可用8 个2 输入与非门实现，电路如图4 所示。　　　　图4 采用2 输入与非门实现　　3 采用74138 译码器实现三输入变量判奇电路　　译码器的电路结构表明，在适当的连接条件下，译码器实际上是一个最小项发生器。依据逻辑代数的基本原理，任何一个逻辑函数表达式都可以变换为最小项表达式。因此，译码器与适当的门电路结合，可以实现给定的逻辑函数。对于三输入变量的判奇问题， 利用74138 译码器并配备适当的门电路亦可实现。由74138 译码器的功能表可知：　　　　在（4）式中，当G1=1，G2A=G2B=0 时，有Yi=m軓i.如果把给定逻辑函数的输入变量连与74138 译码器的A2A1A0输入端相连接，比如取A2A1A0=ABC，则逻辑函数表达式（1）可变换为：　　　　（5）式表明，三输入变量判奇电路可以利用74138 译码器和四输入与非门实现，其电路如图5 所示。　　　　图5 三输入判奇电路的译码器和与非门实现4 采用数据选择器实现三输入变量判奇电路　　数据选择器的输出与输入关系的一般表达式为：　　　　（式）6 中EN 是输入使能控制信号，mi是地址输入变量构成的最小项，Di表示数据输入。当使能输入信号有效时，如果把数据输入作为控制信号，则当Di= 1 时，其对应的最小项mi在表达式中出现，当Di= 0 时，其对应的最小项mi在表达式中就不出现。所以，数据选择器的输出表达式事实上是受数据输入端控制的最小项之和表达式。考虑到任何一个逻辑函数表达式都可以变换为最小项表达式，因此，只要逻辑函数的输入变量接到数据选择器的地址选择输入端，就可以实现组合逻辑函数。利用数据选择器这一特点，亦可实现三输入变量的判奇电路。　　如果选用八选一数据选择器实现三输入变量的判奇电路，此时，函数的输入变量个数与数据选择器的地址变量个数相同。如果令A2A1A0 =ABC，使能输入端接地，则（6）式变为：　　　　比较（1）与（7）式，可见只要D0=D3=D5=D6=0，D1=D2=D4=D7=1，则有Y=F.由此可作电路图如图6（a）所示。也可以采用四选一数据选择器实现，其电路之一如图6（b）所示。　　　　图6 采用数据选择器实现　5 采用反函数取非的方式设计判奇电路　　在上述的判奇电路设计中， 是按照输出函数的原函数进行分析。逻辑代数的基本定理表明：F=F ，由此可得出组合逻辑电路设计的另一途径，即先求出F軈 再反相。这样做看起来是麻烦一点，但对于某些应用场合，设计过程并不增加麻烦，反而提供了解决问题的一种途径。对于三输入变量的判奇电路，在真值表1 中对0 写出F 的反函数有：　　　　对式（8）两边取反有：　　　　对于（9）式，可采用反相器、与或非门实现，其电路如图7所示。（9）式同样可采用74138 译码器或者数据选择器实现。　　　　图7 采用反相器及与或非门实现　　6 结束语　　设计性实验的关键在于设计过程， 正确的设计以熟悉基本知识为前提。对于具体的应用问题，由于组合逻辑电路元器件的多样性，为实现途径提供了多种可能的选择，文中以三输入变量的判奇逻辑问题为例， 分析讨论了多种电路实现的途径，给出了7 种电路实现方案，用实例说明了逻辑电路设计的灵活性与多样性。　　三输入变量判奇逻辑电路的设计仅仅是个例， 通过其设计途径的讨论在其他逻辑电路设计中举一反三是目的。利用文中提出的设计思路，同样可以设计全加器、全减器等其它组合逻辑电路，开阔组合逻辑电路设计的视野，培养创新思维能力，指导数字逻辑电路的设计与实验。

　　在数字电路中，常用的中等规模集成二进制译码器种类很多，为了便于扩展译码器的输入变量，集成译码器常带有若干个选通控制端（使能端或控制端）。本文在非扩展状态下，研究了充分利用74LS138和74LS151的特点实现多变量函数的运算功能，明显削弱了电路的复杂性，有效地降低了生产成本。

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本帖最后由 eehome 于 2013-1-5 09:58 编辑 用AT89C51实现三人表决器

HD74LS151 数据表

HD74LS151 datasheet:

HD74LS151 数据表

本帖最后由 gk320830 于 2015-3-9 15:46 编辑

74ls详细资料

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　74LS273是8位数据/地址锁存器，它是一种带清除功能的8D触发器 ， D0～D7为数据输入端，Q0～Q7为数据输出端，正脉冲触发，低电平清除，常用作数据锁存器,地址锁存器。（1）1脚是复位/MR，低电平有效，当1脚是低电平时，输出脚2（Q0）、5（Q1）、6（Q2）、9（Q3）、12（Q4）、15（Q5）、16（Q6）、19（Q7）全部输出0，即全部复位。（2...

74L系列芯片74LS01

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74LS688/74LS682/74LS684/74LS685/74LS687 pdf datasheet

转载请务必保留本文链接接口电路的基本构成CPU通过接口与外部设备的连接示意图如下：负责把信息从外部设备传入 CPU 的接口（端口）叫做输入接口（端口），而将信息从 CPU 输出到外部设备的接口（端口）叫做输出接口（端口）。1)在输入数据时，由于外部设备处理的时间一般比 CPU 要长的多，不可能让 CPU 一直等外设传完数据再工作吧。...

74、74HC、74LS系列芯片对比，

利用multisim仿真，三人抢答。

本帖最后由 gk320830 于 2015-3-4 12:23 编辑 74ls芯片资料全集，仅供参考

  74LS   电路系列名称解释 74ls00   2输入四与非门  74ls01   2输入四与非门 (oc)  74ls02   2输入四或非门  74ls03   2输入四与非门 (oc)  74ls04   六倒相器  74ls05   六倒相器(oc)  74ls06   六高压输出反相缓冲器/驱动器(oc,30v)  74ls07   六高压输出缓冲器/驱动器(oc,30v)  74ls08   2输入四与门  74ls09   2输入四与门(oc)  74ls10   3输入三与非门  74ls11   3输入三与门  74ls12   3输入三与非门 (oc)  74ls13   4输入双与非门 (斯密特触发)  74ls14   六倒相器(斯密特触发)  74ls15   3输入三与门 (oc)  74ls16   六高压输出反相缓冲器/驱动器(oc,15v)  74ls17   六高压输出缓冲器/驱动器(oc,15v)  74ls18   4输入双与非门 (斯密特触发)  74ls19   六倒相器(斯密特触发)  74ls20   4输入双与非门  74ls21   4输入双与门  74ls22   4输入双与非门(oc)  74ls23   双可扩展的输入或非门  74ls24   2输入四与非门(斯密特触发)  74ls25   4输入双或非门(有选通)  74ls26   2输入四高电平接口与非缓冲器(oc,15v)  74ls27   3输入三或非门  74ls28   2输入四或非缓冲器  74ls30   8输入与非门  74ls31   延迟电路  74ls32   2输入四或门  74ls33   2输入四或非缓冲器(集电极开路输出)  74ls34   六缓冲器  74ls35   六缓冲器(oc)  74ls36   2输入四或非门(有选通)  74ls37   2输入四与非缓冲器  74ls38   2输入四或非缓冲器(集电极开路输出)  74ls39   2输入四或非缓冲器(集电极开路输出)  74ls40   4输入双与非缓冲器  74ls41   bcd-十进制计数器  74ls87   四位二进制原码/反码/oi单元  74ls89   64位读/写存储器  74ls90   十进制计数器 74ls91   八位移位寄存器  74ls92   12分频计数器(2分频和6分频)  74ls93   4位二进制计数器  74ls94   4位移位寄存器(异步)  74ls95   4位移位寄存器(并行io)  74ls96   5位移位寄存器  74ls97   六位同步二进制比率乘法器  74ls100   八位双稳锁存器  74ls103   负沿触发双j-k主从触发器(带清除端)  74ls106   负沿触发双j-k主从触发器(带预置,清除,时钟)  74ls107   双j-k主从触发器(带清除端)  74ls108   双j-k主从触发器(带预置,清除,时钟)  74ls109   双j-k触发器(带置位,清除,正触发)  74ls110   与门输入j-k主从触发器(带锁定)  74ls111   双j-k主从触发器(带数据锁定)  74ls112   负沿触发双j-k触发器(带预置端和清除端)  74ls113   负沿触发双j-k触发器(带预置端)  74ls114   双j-k触发器(带预置端,共清除端和时钟端)  74ls116   双四位锁存器  74ls120   双脉冲同步器/驱动器  74ls121   单稳态触发器(施密特触发)  74ls122   可再触发单稳态多谐振荡器(带清除端)  74ls123   可再触发双单稳多谐振荡器  74ls125   四总线缓冲门(三态输出)  74ls126   四总线缓冲门(三态输出)  74ls128   2输入四或非线驱动器  74ls131   3-8译码器  74ls132   2输入四与非门(斯密特触发)  74ls133   13输入端与非门  74ls134   12输入端与门(三态输出)  74ls135   四异或/异或非门  74ls136   2输入四异或门(oc)  74ls137   八选1锁存译码器/多路转换器  74ls138   3-8线译码器/多路转换器  74ls139   双2-4线译码器/多路转换器  74ls140   双4输入与非线驱动器  74ls141   bcd-十进制译码器/驱动器  74ls142   计数器/锁存器/译码器/驱动器  74ls196   可预置计数器/锁存器  74ls197   可预置计数器/锁存器(二进制)  74ls198   八位双向移位寄存器  74ls199   八位移位寄存器  74ls210   2-5-10进制计数器  74ls213   2-n-10可变进制计数器  74ls221   双单稳触发器  74ls230   八3态总线驱动器  74ls231   八3态总线反向驱动器  74ls240   八缓冲器/线驱动器/线接收器(反码三态输出)  74ls241   八缓冲器/线驱动器/线接收器(原码三态输出)  74ls242   八缓冲器/线驱动器/线接收器  74ls243   4同相三态总线收发器  74ls244   八缓冲器/线驱动器/线接收器  74ls245   八双向总线收发器  74ls246   4线-七段译码/驱动器(30v)  74ls247   4线-七段译码/驱动器(15v)  74ls248   4线-七段译码/驱动器  74ls249   4线-七段译码/驱动器  74ls251   8选1数据选择器(三态输出)  74ls253   双四选1数据选择器(三态输出)  74ls256   双四位可寻址锁存器  74ls257   四2选1数据选择器(三态输出)  74ls258   四2选1数据选择器(反码三态输出)  74ls259   8为可寻址锁存器  74ls260   双5输入或非门  74ls261   4*2并行二进制乘法器  74ls265   四互补输出元件  74ls266   2输入四异或非门(oc)  74ls270   2048位rom (512位四字节,oc)  74ls271   2048位rom (256位八字节,oc)  74ls273   八d触发器  74ls274   4*4并行二进制乘法器  74ls275   七位片式华莱士树乘法器  74ls276   四jk触发器  74ls278   四位可级联优先寄存器  74ls279   四s-r锁存器  74ls280   9位奇数/偶数奇偶发生器/较验器  74ls281  74ls283   4位二进制全加器  74ls290   十进制计数器  74ls291   32位可编程模  74ls445   bcd-十进制译码器/驱动器,三态输出  74ls446   有方向控制的双总线收发器  74ls448   四3方向总线收发器,三态输出  74ls449   有方向控制的双总线收发器  74ls465   八三态线缓冲器  74ls466   八三态线反向缓冲器  74ls467   八三态线缓冲器  74ls468   八三态线反向缓冲器  74ls490   双十进制计数器  74ls540   八位三态总线缓冲器(反向)  74ls541   八位三态总线缓冲器  74ls589   有输入锁存的并入串出移位寄存器  74ls590   带输出寄存器的8位二进制计数器  74ls591   带输出寄存器的8位二进制计数器  74ls592   带输出寄存器的8位二进制计数器  74ls593   带输出寄存器的8位二进制计数器  74ls594   带输出锁存的8位串入并出移位寄存器  74ls595   8位输出锁存移位寄存器  74ls596   带输出锁存的8位串入并出移位寄存器  74ls597   8位输出锁存移位寄存器  74ls598   带输入锁存的并入串出移位寄存器  74ls599   带输出锁存的8位串入并出移位寄存器  74ls604   双8位锁存器  74ls605   双8位锁存器  74ls606   双8位锁存器  74ls607   双8位锁存器  74ls620   8位三态总线发送接收器(反相)  74ls621   8位总线收发器  74ls622   8位总线收发器  74ls623   8位总线收发器  74ls640   反相总线收发器(三态输出)  74ls641   同相8总线收发器,集电极开路  74ls642   同相8总线收发器,集电极开路  74ls643   8位三态总线发送接收器  74ls644   真值反相8总线收发器,集电极开路  74ls645   三态同相8总线收发器   74ls42   4线-10线译码器(bcd输入)  74ls43   4线-10线译码器(余3码输入)  74ls44   4线-10线译码器(余3葛莱码输入)  74ls45   bcd-十进制译码器/驱动器  74ls46   bcd-七段译码器/驱动器  74ls47   bcd-七段译码器/驱动器  74ls48   bcd-七段译码器/驱动器  74ls49   bcd-七段译码器/驱动器(oc)  74ls50   双二路2-2输入与或非门(一门可扩展)  74ls51   双二路2-2输入与或非门  74ls51   二路3-3输入,二路2-2输入与或非门  74ls52   四路2-3-2-2输入与或门(可扩展)  74ls53   四路2-2-2-2输入与或非门(可扩展)  74ls53   四路2-2-3-2输入与或非门(可扩展)  74ls54   四路2-2-2-2输入与或非门  74ls54   四路2-3-3-2输入与或非门  74ls54   四路2-2-3-2输入与或非门  74ls55   二路4-4输入与或非门(可扩展)  74ls60   双四输入与扩展  74ls61   三3输入与扩展  74ls62   四路2-3-3-2输入与或扩展器  74ls63   六电流读出接口门  74ls64   四路4-2-3-2输入与或非门  74ls65   四路4-2-3-2输入与或非门(oc)  74ls70   与门输入上升沿jk触发器  74ls71   与输入r-s主从触发器  74ls72   与门输入主从jk触发器  74ls73   双j-k触发器(带清除端)  74ls74   正沿触发双d型触发器(带预置端和清除端)  74ls75   4位双稳锁存器  74ls76   双j-k触发器(带预置端和清除端)  74ls77   4位双稳态锁存器  74ls78   双j-k触发器(带预置端,公共清除端和公共时钟端)  74ls80   门控全加器  74ls81   16位随机存取存储器  74ls82   2位二进制全加器(快速进位)  74ls83   4位二进制全加器(快速进位)  74ls84   16位随机存取存储器  74ls85   4位数字比较器  74ls86   2输入四异或门  74ls145   4-10译码器/驱动器  74ls147   10线-4线优先编码器  74ls148   8线-3线八进制优先编码器  74ls150   16选1数据选择器(反补输出)  74ls151   8选1数据选择器(互补输出)  74ls152   8选1数据选择器多路开关  74ls153   双4选1数据选择器/多路选择器  74ls154   4线-16线译码器  74ls155   双2-4译码器/分配器(图腾柱输出)  74ls156   双2-4译码器/分配器(集电极开路输出)  74ls157   四2选1数据选择器/多路选择器  74ls158   四2选1数据选择器(反相输出)  74ls160   可预置bcd计数器(异步清除)  74ls161   可预置四位二进制计数器(并清除异步)  74ls162   可预置bcd计数器(异步清除)  74ls163   可预置四位二进制计数器(并清除异步)  74ls164   8位并行输出串行移位寄存器  74ls165   并行输入8位移位寄存器(补码输出)  74ls166   8位移位寄存器  74ls167   同步十进制比率乘法器  74ls168   4位加/减同步计数器(十进制)  74ls169   同步二进制可逆计数器  74ls170   4*4寄存器堆  74ls171   四d触发器(带清除端)  74ls172   16位寄存器堆  74ls173   4位d型寄存器(带清除端)  74ls174   六d触发器  74ls175   四d触发器  74ls176   十进制可预置计数器  74ls177   2-8-16进制可预置计数器  74ls178   四位通用移位寄存器  74ls179   四位通用移位寄存器  74ls180   九位奇偶产生/校验器  74ls181   算术逻辑单元/功能发生器  74ls182   先行进位发生器  74ls183   双保留进位全加器  74ls184   bcd-二进制转换器  74ls185   二进制-bcd转换器  74ls190   同步可逆计数器(bcd,二进制)  74ls191   同步可逆计数器(bcd,二进制)  74ls192   同步可逆计数器(bcd,二进制)  74ls193   同步可逆计数器(bcd,二进制)  74ls194   四位双向通用移位寄存器  74ls195   四位通用移位寄存器74ls293   4位二进制计数器  74ls294   16位可编程模  74ls295   四位双向通用移位寄存器  74ls298   四-2输入多路转换器(带选通)  74ls299   八位通用移位寄存器(三态输出)  74ls348   8-3线优先编码器(三态输出)  74ls352   双四选1数据选择器/多路转换器  74ls353   双4-1线数据选择器(三态输出)  74ls354   8输入端多路转换器/数据选择器/寄存器,三态补码输出  74ls355   8输入端多路转换器/数据选择器/寄存器,三态补码输出  74ls356   8输入端多路转换器/数据选择器/寄存器,三态补码输出  74ls357   8输入端多路转换器/数据选择器/寄存器,三态补码输出  74ls365   6总线驱动器  74ls366   六反向三态缓冲器/线驱动器  74ls367   六同向三态缓冲器/线驱动器  74ls368   六反向三态缓冲器/线驱动器  74ls373   八d锁存器  74ls374   八d触发器(三态同相)  74ls375   4位双稳态锁存器  74ls377   带使能的八d触发器  74ls378   六d触发器  74ls379   四d触发器  74ls381   算术逻辑单元/函数发生器  74ls382   算术逻辑单元/函数发生器  74ls384   8位*1位补码乘法器  74ls385   四串行加法器/乘法器  74ls386   2输入四异或门  74ls390   双十进制计数器  74ls391   双四位二进制计数器  74ls395   4位通用移位寄存器  74ls396   八位存储寄存器  74ls398   四2输入端多路开关(双路输出)  74ls399   四-2输入多路转换器(带选通)  74ls422   单稳态触发器  74ls423   双单稳态触发器  74ls440   四3方向总线收发器,集电极开路  74ls441   四3方向总线收发器,集电极开路  74ls442   四3方向总线收发器,三态输出  74ls443   四3方向总线收发器,三态输出  74ls444   四3方向总线收发器,三态输出74ls654   同相8总线收发器,集电极开路  74ls646   八位总线收发器,寄存器  74ls647   八位总线收发器,寄存器  74ls648   八位总线收发器,寄存器  74ls649   八位总线收发器,寄存器  74ls651   三态反相8总线收发器  74ls652   三态反相8总线收发器  74ls653   反相8总线收发器,集电极开路74ls668   4位同步加/减十进制计数器  74ls669   带先行进位的4位同步二进制可逆计数器  74ls670   4*4寄存器堆(三态)  74ls671   带输出寄存的四位并入并出移位寄存器  74ls672   带输出寄存的四位并入并出移位寄存器  74ls673   16位并行输出存储器,16位串入串出移位寄存器  74ls674   16位并行输入串行输出移位寄存器  74ls681   4位并行二进制累加器  74ls682   8位数值比较器(图腾柱输出)  74ls683   8位数值比较器(集电极开路)  74ls684   8位数值比较器(图腾柱输出)  74ls685   8位数值比较器(集电极开路)  74ls686   8位数值比较器(图腾柱输出)  74ls687   8位数值比较器(集电极开路)  74ls688   8位数字比较器(oc输出)  74ls689   8位数字比较器  74ls690   同步十进制计数器/寄存器(带数选,三态输出,直接清除)  74ls691   计数器/寄存器(带多转换,三态输出)  74ls692   同步十进制计数器(带预置输入,同步清除)  74ls693   计数器/寄存器(带多转换,三态输出)  74ls696   同步加/减十进制计数器/寄存器(带数选,三态输出,直接清除)  74ls697   计数器/寄存器(带多转换,三态输出)  74ls698   计数器/寄存器(带多转换,三态输出)  74ls699   计数器/寄存器(带多转换,三态输出)  74ls716   可编程模n十进制计数器  74ls718   可编程模n十进制计数器

`测判三极管的口诀`[attach]***[/attach]

74ls00的应用电路如图5.1所示。电路中由两个与非门构成单脉冲发生器，计数器74LS161对其产生的脉冲进行计数，计数结果送入字符译码器并驱动数码管，使之显示单脉冲发生器产生的脉冲个数。

74ls00 2 输入四与非门 74ls01 2 输入四与非门 (oc) 74ls02 2 输入四或非门 74ls03 2 输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/ 驱动器 (oc,30v) 74ls07 六高压输

These monolithic data selectors/multiplexers provide full binary decoding to select one of eight data sources. The strobe (G) input must be at a low logic level to enable the data selection/multiplexing function. A high level at the st

资料

The SN74LS90/SN74LS92/SN74LS93 are high-speed4-bit ripple type counters partitioned into two sections. Each counter has a divide-by-two section and either a divide-by-five (LS90), divide-by-six (LS92) ordivide-by-eight (LS93) s

The SN54/74LS90, SN54/74LS92 and SN54/74LS93 are high-speed4-bit ripple type counters partitioned into two sections. Each counter has a divide-by-two section and either a divide-by-five (LS90), divide-by-six (LS92) ordivide-by-

以前寫論文收集的一些資料，學習單片機、C語言的好資料！！！！

74LS373_锁存器 英文资料，暂时还没发现有中文资料，如果有会及时发给大家

51单片机：74LS138译码实验一、实验内容通过单片机P1.2P1.0控制74LS138译码器的使能及译码输入端口，控制其译码输出端口（Y7Y0）。（74LS138译码单元C、B、A分别连接P1.2、P1.1、P1.0。）把译码输出端口Y7Y0连接到L7L0八位LED电平指示输入端口，验证74LS138的逻辑译码功能。二、仿真图三、代码C语言实现：在这里插入代码片```#include #include void

对于595这款ic的一个简单应用，希望能帮到一些对单片机的初学者，谢谢！

74LS138介绍，关于138译码器的引脚，内部结构以及其工作时的情况

74ls164解析。

74LS164 器件功能作用 　　8 位串入，并出移位寄存器

These data selectors/multiplexers provide full binary decoding to select one-of-eight data sources. The strobe (G) input must be at a low logic level to enable the inputs. A high level at the strobe terminal forces the W output high an

The ’HC151 and ’HCT151 are single 8-channel digital multiplexers having three binary control inputs, S0, S1 and S2 and an active low enable (E) input. The three binary signals select 1 of 8 channels. Outputs are both inverting (Y)

54/7474双上升沿D触发器（有预置、清除端）简要说明74 为带预置和清除端的两组 D 型触发器，共有 54/7474、54/74H74、54/74S74、54/74LS74 四种线路结构形式，其主要电特性的典

74LS74英文手册

HD74LS74A 数据表

HD74HC151 数据表

DM54LS86/DM74LS86Quad 2-Input Exclusive-OR GatesGeneral DescriptionThis device contains four independent gates each of whichperforms the logic exclusive-OR function.

54LS74/DM54LS74A/DM74LS74ADual Positive-Edge-Triggered D Flip-Flopswith Preset, Clear and Complementary OutputsGeneral DescriptionThis device contains two independent positive-edge-triggeredD flip-flops with complementa

74LS74 datashee—英版数据手册。

HD74LS74A 数据表

The SN 74LS74A dual edge-triggered flip-flop utilizes Schottky .TTL circuitry to produce high speed D-type flip-flops. Each flip-flop has individual clear and set inputs, and also complementary Q and Q outputs.Information at input D is tran

54LS174/DM54LS174/DM74LS174,54LS175/DM54LS175/DM74LS175 Hex/Quad D Flip-Flops with Clear General Description These positive-edge-triggered flip-flops utilize TTL circuitry to implement D-type flip-flop logic.

74HC151 datashee—英文数据手册。

HD74HC151 数据表

These hex inverter buffers/drivers feature high-voltage open-collector outputs to interface with high-level circuits (such as MOS), or for driving high-current loads, and also are characterized for use as inverter buffers for driving TT

54LS51/DM74LS51 Dual 2-Wide 2-Input,2-Wide 3-Input AND-OR-INVERT GatesGeneral DescriptionThis device contains two independent combinations ofgates each of which performs the logic AND-OR-INVERTfunction. Each package con

有了对LED、KEY、数码管的了解后，接下来就是对这三者一个综合应用了，那就是经典的三人表决器。结合开发板，三个按键按下，则其对应的LED将会点亮，数码管同时显示总的投票数 无需废话。看程序。module A4_Vote4(//输入端口KEY1,KEY2,KEY3,//输出端口LED1,LED2,LED3,SEG_DATA,SEG_EN);input KEY1,KEY2,KEY3;//按键outputLED1,LED2,LED3;//LEDoutput[5:0] SEG_EN;//数码管使能管脚output reg[6:0] SEG_DATA;//数码管数据管脚 parameterSEG_NUM0 = 7'h3f, //数字0SEG_NUM1 = 7'h06, //数字1SEG_NUM2 = 7'h5b, //数字2SEG_NUM3 = 7'h4f; //数字3always @ (*)begin case({KEY3,KEY2,KEY1})3'b000 : SEG_DATA = SEG_NUM0;3'b001 : SEG_DATA = SEG_NUM1;3'b010 : SEG_DATA = SEG_NUM1;3'b011 : SEG_DATA = SEG_NUM2;3'b100 : SEG_DATA = SEG_NUM1;3'b101 : SEG_DATA = SEG_NUM2;3'b110 : SEG_DATA = SEG_NUM2;3'b111 : SEG_DATA = SEG_NUM3;default: SEG_DATA = SEG_NUM0;endcaseendassign LED1 = !KEY1; assign LED2 = !KEY2; assign LED3 = !KEY3; assign SEG_EN = 6'b011111; endmodule三个KEY是输入端口，LED与数码管是输出端口。由于这里的数字最大就是3，所以只定义了0到3这四个数字。程序中又一次使用了拼接运算，这是一个在C语言中没有，但在FPGA中使用很多的运算。将三个KEY的值拼接成一个三位的数据，用以判断有几个人按下了按键。而三个LED则直接由KEY取非后控制。板子上有６个数码管，但是只用一个，所以片行选使能被定义为：assign SEG_EN = 6'b011111; 查看一下RTL图，与我们自己手工搭建的要复杂一些。这是由于我们使用的代码并不是最简单的，对于三人表决器门级描述的程序对应到电路图中应该是比较简洁的。了解了程序的基本功能，分配一下管脚。烧写到开发板上，查看结果。没有按下时，LED不亮，数码管显示0当两个按下时，对应的LED灯会亮，数码管显示2当三个都按下时，全部LED点亮，数码管显示3

MM54HC151/MM74HC151 8-ChannelDigital MultiplexerGeneral DescriptionThis high speed Digital multiplexer utilizes advanced silicongateCMOS technology. Along with the high noise immunityand low power dissipation of standar

74HC151英文手册

随着电子技术的发展，它在各个领域的应用也越来越广泛。人们对它的认识也逐步加深。人们也利用了电子技术以及相关的知识解决了一些实际问题。如：智能抢答器的设计与制作。抢答器是竞赛问题中一种常用的必备装置，从原理上讲，它是一种典型的数字电路。触发器是数字电路中的基本逻辑记忆单元，具有两个稳定状态用以表示逻辑状态“l”和“0”。在电路中它具有记忆信号的功能，是构成各种时序电路的最基本逻辑单元。本文通过对抢答器电路