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在Vivado中如何写入FPGA设计主时钟约束？

在FPGA设计中，时序约束的设置对于电路性能和可靠性都至关重要。

2023-06-26 标签：收发器 FPGA设计时序约束 3.3k 0

如何最大程度地降低地弹噪声对单板信号完整性影响？

本文结合某单板（下文中统一称M单板）FPGA调试过程中发现地弹噪声造成某重要时钟信号劣化从而导致单板业务丢包的故障，来谈下如何最大程度地降低地弹噪声对单...

2023-06-26 标签：示波器信号完整性 SSRAM 1.5k 0

控制信号从慢时钟域到快时钟域快递时会存在什么问题呢？

控制交互信号用于作为控制指示信号，比如当某个电路模块有数据输入端口data，但是电路不可能每个时钟周期都对端口输入的数据做处理，那一般上一级电路会同时给...

2023-06-21 标签：RAM 状态机 FIFO存储 1.5k 0

从锁存器角度看亚稳态发生的原因及方案简单分析

发生亚稳态的原因是信号在传输的过程中不能满足触发器的建立时间和保持时间。

2023-06-20 标签：锁存器触发器 FIFO存储 2.1k 0

时序分析的设计约束SDC怎么写呢？

使用SDC命令create_clock创建时钟，时钟周期20，占空比50%的时钟信号

2023-06-18 标签：分频器 SDC 时钟信号 6.1k 0

使用OSERDES发送高速串行数据

OSERDES实现并串转换，只需要管发送并不需要管接收到的数据如何，所以它的操作相对于ISERDES来说简单；

2023-06-16 标签：FPGA设计 DDR SDR 2k 0

LVDS差分信号输入输出的处理方法

最近调试芯片遇到一个选择题，需要决定数据接口的接口标准，是选用LVDS差分接口还是CMOS单端接口。

2023-06-16 标签：CMOS FPGA设计差分信号 4k 0

Verilog实现讲解

写verilog第一步肯定需要将输入输出端口，常量等信息补齐全；

2023-06-16 标签：寄存器 VCS 状态机 1.1k 0

认识一下只有driver的验证平台

对于一个验证平台而言，最重要的角色是激励的产生，最开始，driver是集合了数据的产生、发送于一体这么一个重要的角色（后面到进入真正UVM会将功能分离）。

2023-06-15 标签：仿真器 UVM CLK 1.2k 0

聊聊使用Verdi去分析NBA Delay的问题

NBA 就是 NonBlocking Assignment，非阻塞赋值的缩写。它通常用来描述一个用时钟沿触发的寄存器。

2023-06-09 标签：寄存器仿真器 VCS 2.1k 0

Easier UVM Code Generator Part 4:生成层次化的验证环境

本文使用Easier UVM Code Generator生成包含多个agent和interface的uvm验证环境。

2023-06-06 标签：UVM 生成器 CLK 2.1k 0

怎么设计一个Glitch Free的时钟切换电路呢？

输入sel，clka，clkb，sel为1输出clka，sel为0输出clkb。

2023-06-05 标签：时钟源 CLK 异步时钟 1.2k 0

介绍一下奇数分频器的设计

入门从简单开始，先来个三分频分析一下。三分频其实就是把输入时钟的三个周期当作一个周期，具体波形如图所示。

2023-06-05 标签：分频器计数器触发器 1.9k 0

任意偶数的分频器设计

所谓“分频”，就是把输入信号的频率变成成倍数地低于输入频率的输出信号。

2023-06-05 标签：驱动器分频器计数器 2.4k 0

怎么设计一个32bit浮点的加法器呢？

设计一个32bit浮点的加法器，out = A + B，假设AB均为无符号位，或者换个说法都为正数。

2023-06-02 标签：C语言加法器 CLK 2k 0

介绍Verilog的2大类时序控制方法

Verilog 提供了 2 大类时序控制方法：时延控制和事件控制。事件控制主要分为边沿触发事件控制与电平敏感事件控制。

2023-06-02 标签：Verilog 触发器时序控制器 1.6k 0

Verilog任务与函数的区别

和函数一样，任务（task）可以用来描述共同的代码段，并在模块内任意位置被调用，让代码更加的直观易读。

2023-06-01 标签：Verilog 时序控制器 CLK 2.2k 0

Verilog除法器设计

取被除数的高几位数据，位宽和除数相同（实例中是 3bit 数据）。

2023-05-30 标签：寄存器 Verilog 除法器 1.7k 0

HDB3编解码简析

此次需求提供的十分明确，给出了编码规则及示例，明确了编解码端口要求；仿真模块根据设计进行适配。

2023-05-15 标签：VHDL语言编解码 RST 2.9k 0

编写一个创建模块dut实例的测试平台

编写一个创建模块dut实例（具有任何实例名称）的测试平台，并创建一个时钟信号来驱动模块的clk输入。时钟周期为 10 ps。时钟应初始化为零，其第一个转...

2023-03-13 标签：Verilog HDL 时钟信号 2k 0

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