格罗方德半导体宣布为20纳米设计流程提供支持

格罗方德半导体(GLOBALFOUNDRIES )日前宣布了该公司推进尖端20纳米的制造工艺走向市场的一项重大的进展。罗格方德半导体利用电子设计自动化(EDA)的先进厂商如Cadence Design Systems、Magma Design Automation，Mentor Graphics Corporation与新思科技(Synopsys Inc.)的流程，成功研制出一种测试芯片。罗格方德半导体已做好准备让顾客开始评测其 20纳米设计。

　　罗格方德半导体的设计实践 (design enablement) 资深副总裁Mojy Chian 表示：“我们致力于为顾客提供能尽量使他们获得市场先机(time-to-market)的新技术。我们与EDA伙伴尽早合作的模式加快了整个开发周期，并让顾客接触到工艺的内部运作(inner workings)，从而使顾客有信心的把他们的设计专注于最先进的制造能力上。这是推动我们最新工艺面对市场准备就绪的一项重大成就。而我们将继续提升对该设计实践(design enablement)方面的支持。”

　　上述四家EDA厂商展示了各自符合 20纳米工艺相关高级规则(advanced rules)的配置布线(place-and-route )工具与技术档案。这些工艺流程包括了双重曝影(double patterning)技术组件库(library)的预备步骤——这是一种对20纳米以及更先进工艺设计者提出了新挑战的复杂平板印刷技术。这种 20纳米测试芯片需要双重曝影，并经由各个EDA伙伴的实施而推出了一种综合的配置与绕线设计。每项设计在制成芯片之前，都经过罗格方德半导体彻底的效力验证，并以20纳米认可验证台(sign-off verification decks)进行检查。正是基于与各个 EDA 伙伴的尽早且广泛的20纳米合作，所有设计都迅速完成并成功地进入芯片制作阶段。

　　除了展示其对20纳米配置与布线流程中所有关键步骤的全面支持——包括双重曝影的组件库预备、配置 (placement)、频率树合成(clock tree synthesis)、保持固定(hold fixing)，布线与布线后优化(post route optimization)—— 罗格方德半导体也与上述各家EDA厂商合作在流程中纳入技术与对应档案 (mapping files) 所需的设定与支持。该流程也展示出其对撷取(extraction)、静态时序分析( static timing analysis)与实体验证(physical verification)的晶圆制造支持。对于欲评估20纳米技术的顾客，罗格方德半导体将提供设计、组件库、与完整的厂商流程稿。

　　Cadence Design Systems芯片实现集团(Silicon Realization Group)研发资深副总裁Chi-Ping Hsu表示：“EDA 全方位愿景 (EDA 360 vision)需要整个产业链的伙伴们协力解决设计上日益复杂的挑战。这种20纳米工艺增添了若干高级制造规则，并需要我们在开发周期中尽早与晶圆厂伙伴开展合作。我们将持续与罗格方德半导体密切合作，使我们的顾客能够在先进节点如预期的开发出尖端产品。”

　　Magma 设计实现业务部门(Design Implementation Business Unit)总经理Premal Buch表示：“若干Magma 与罗格方德半导体共同的顾客在28纳米节点上已经获得了硅晶设计的成功，而这些顾客目前正迈向20纳米节点。本公司的Talus 整合式、符合双重曝影的布线技术以及 Quartz DRC 罩分解(mask decomposition)技术与先进工艺相结合，把一项20纳米节点以及更先进工艺的硅晶验证(silicon-proven) 设计制造解决方案，提供给 Magma与 罗格方德半导体的尖端顾客。”

　　Mentor Graphics 的Design to Silicon Division 副总裁Joseph Sawicki表示：“Mentor的一项20纳米工艺的完整设计与测试流程即将就绪，会提供众多的选项与功能给设计业者。 通过与罗格方德半导体密切 合作，并将他们认可的Mentor Calibre平台与Olympus-SoC系统单芯片配置与布线解决方案(Olympus-SoC Place and Route)相整合，我们能为设计者提供设计与布局(layout)选项以及执行抵销( implementation trade-offs)，并对他们的20纳米设计进行优化。此外，一旦设计进入了生产阶段， 罗格方德半导体所利用的 Mentor Tessent测试功能与Mentor提供的Calibre DFM可制造性设计相结合，则使设计业者能加快系统良率损失(systematic yield loss)降低的速度。”

　　新思科技的产品营销副总裁Bijan Kiani表示：“格罗方德半导体 正在与新思科技合作开发一种全面性的集成电路流程提供给20纳米工艺，而这项开发的基础是新思的 Galaxy™ 执行平台(Implementation Platform)。这种流程利用新思一些最先进的工具与技术，包括最近宣布的 IC Compiler-Advanced Geometry配置与布线解决方案，以及对于双重曝影的全面支持、以IC Validator进行的设计中(In-Design)实体验证与 StarRC™ 寄生撷取(parasitic extraction)。格罗方德半导体使用了新思的 Galaxy设计流程而成功的制成该公司的20纳米测试芯片。”