FPGA学习笔记

在实际的电路设计过程中，存在传播延时和信号变换延时。由延时引起的竞争与冒险现象会影响输出的正确与否。....

在verilog中状态机的一种很常用的逻辑结构，学习和理解状态机的运行规律能够帮助我们更好地书写代码....

在verilog中，函数和任务均用来描述共同的代码段，并且在模式内任意位置被调用，提高代码效率，让代....

1、与门 （AND） 有两路输入信号一路输出信号，当且仅当两个输入信号均为高电平时，输出信号为高电平....

写在前面 之前曾经整理过verilog的各类运算符的表达方式，但是在学习的过程中并未深入研究关于逻辑....

”=“阻塞赋值与”<=“非阻塞赋值是verilog语言中的两种不同的赋值方式，下面将对两种赋值方式进行比较。方便进行理解和使用。

1、常量 整数 ：整数可以用二进制数b或B，八进制o或O，十进制d或D，十六进制h或H表示，例如：8....

黑金高速AD模块AN9238为2路65MSPS，12位的模拟信号转数字信号模块。模块的AD转换采用了....

现代逻辑设计中，时序逻辑设计是核心，而寄存器又是时序逻辑的基础，下面将介绍几种常见的寄存器的Veri....

Modelsim是十分常用的外部仿真工具，在Vivado中也可以调用Modelsim进行仿真，下面将....

可综合的语法是指硬件能够实现的一些语法，这些语法能够被EDA工具支持，能够通过编译最终生成用于烧录到....

常见的FPGA核心电路可以归纳为五个部分：电源电路、时钟电路、复位电路、配置电路和外设电路。下面将对....

vivado开发软件自带了仿真工具，下面将介绍vivado的仿真流程，方便初学者进行仿真实验。

vivado的工程创建流程对于大部分初学者而言比较复杂，下面将通过这篇博客来讲解详细的vivado工....

三极管根据发射结和集电结的偏置状态可以将工作区域分为四个，分别为截止区、放大区、饱和区、反向放大区。....