声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。
举报投诉
-
收发器
+关注
关注
10文章
2966浏览量
104708 -
射频
+关注
关注
101文章
5345浏览量
165806 -
RF
+关注
关注
65文章
3023浏览量
165630
发布评论请先 登录
相关推荐
AD9361和AD9371里接收机的性能有哪些不同呢?
话说,如果使用CMOS工艺的话,零中频的闪烁噪声会比较大,如果使用SiGe和BiCMOS工艺的话,闪烁噪声就会小很多[1]。所以,我就打算看看AD9361和AD9371这两个芯片的工艺。
AD9361 BBPLL锁相环失锁(Z706)
各位好! 我在尝试用FPGA直接配置AD9361,但是BBPLL一直失锁,具体问题如下:
这是9361配置表,在9361初始化时,index一直卡在24,说明BBPLL失锁,观察spi读写
可以看到sdi值一直为0,sdo波形也
发表于 03-25 16:14
ad9361 ADC采样率设置范围
AD9361是一款高性能的射频前端芯片,广泛应用于无线通信系统中。其中一个重要特性是其具有灵活可调的ADC采样率。本文将详细介绍AD9361的ADC采样率设置范围,包括其相关
ad9361接收电平范围
AD9361是一种宽频带软件可定义收发器芯片,由ADI(Analog Devices Inc.)公司研发,可用于各种射频(RF)应用。它是一种全集成的射频
求助,关于多片AD9361参考时钟和External LO的问题
当试图另两片AD9361的LO和BB时钟相位固定时,手册上提供了两种办法,一个是两片AD9361的XTALN共源(低频30Mhz-80Mhz),然后片内的TxRFPLL/RxRFPLL/BBPLL
发表于 12-13 07:51
AD9361时延响应特性不固定如何优化?
利用AD9361进行扩频信号的收发自闭环实验,测试发现,AD9361工作在AGC模式下,接收链路时延随接收信号功率变化(时延变化量超过0.1ns)。后调成MGC模式,手动控制接收链路为固定增益,时延
发表于 12-12 07:36
多片AD9361同步后相位随机翻转是哪里的问题?
调试过程中发现:多片AD9361同步后,一段时间内相位恒定,散热风扇撤掉或者一二十分钟后会有片子相位翻转180°,片子位号随机,请问一下这个是片子本身特性还是散热影响(若散热影响,麻烦告知影响机理),又或者代码哪里未设置对?期待您的回答
发表于 12-07 07:36
AD9361输出无信号是为什么?
目前正在调试AD9361,然后发现在用3f4进入测试模式的时候有波形显示,然后关闭3f4,输出和输入都无波形。并且在下载程序后一瞬间可以看到示波器有正弦出现。然后我用的是12\'fhhh配置的单音
发表于 12-06 06:38
ad9361输出信号异常
各位大佬好,我最近在调试ad9361,试了一下输出一个480k的频率,载波频率是2250.5M,上变频后频率应该是2250.5M+-480k,但是在频谱仪上看到他的载波频率还是很高,按照
发表于 11-01 14:29
AD9361S-CSH:RF Agile收发机数据表 AD9361S-CSH:RF Agile收发机数据表
电子发烧友网为你提供ADI(ADI)AD9361S-CSH:RF Agile收发机数据表相关产品参数、数据手册,更有AD9361S-CSH:RF Agile收发机数据表的引脚图、接线图
发表于 10-07 17:53
用于3G和4G基站应用的AD9361频率(RF)捷变收发器
AD9361接收机LO的工作频率范围为70 MHz至6.0 GHz,发射机LO工作频率范围为47 MHz至6.0 GHz范围,涵盖大多数授权和未授权频段。频道支持小于200 kHz至56 MHz的带宽。
发表于 05-16 14:28
•629次阅读
AD9361数据路径在低电压差分信号(LVDS)模式下运行
接下来将介绍AD9361数据路径在低电压差分信号(LVDS)模式下运行。AD9361数据接口使用并行总线(P0和P1)在AD9361和BBP之间传输数据样本。
评论