AD9874：通用中频子系统的技术剖析与应用指南

在射频通信领域，中频子系统的性能对于整个通信系统的表现起着关键作用。AD9874作为一款通用中频子系统，以其卓越的性能和广泛的应用场景，成为了电子工程师们关注的焦点。本文将深入剖析AD9874的技术特性、功能模块以及应用注意事项，为电子工程师们提供全面的设计参考。

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一、AD9874概述

AD9874能够对10 MHz至300 MHz的低电平中频输入信号进行数字化处理，输出信号带宽范围为7.2 kHz至270 kHz。其信号链包含低噪声放大器（LNA）、混频器、带通Sigma - Delta模数转换器（ADC）和具有可编程抽取因子的抽取滤波器。自动增益控制（AGC）电路可实现12 dB的连续增益调整，辅助模块还包括时钟和本振（LO）合成器。

二、关键特性与性能指标

2.1 电气特性

• 输入输出范围：输入频率范围为10 MHz至300 MHz，输出信号带宽为7.2 kHz至270 kHz。
• 噪声与线性度：单边带噪声系数（SSB NF）为8.1 dB，输入三阶截点（IIP3）为0 dBm，具有良好的噪声性能和线性度。
• 增益控制：AGC自由范围高达 - 34 dBm，连续AGC范围为12 dB，前端衰减器为16 dB，可灵活调整增益。
• 输出格式：基带I/Q采用16位（或24位）串行数字输出，满足不同应用需求。
• 电源与功耗：供电电压为2.7 V至3.6 V，低电流消耗仅20 mA，采用48引脚LQFP封装（厚度1.4 mm），适合低功耗应用。

2.2 性能指标

文档中详细列出了AD9874的各项性能指标，包括系统动态性能、时钟合成器性能、Sigma - Delta ADC性能等。例如，在系统动态性能方面，SSB噪声系数在最小VGA衰减时为8.1 dB，最大VGA衰减时为13 dB；动态范围在AGC启用时可达95 dB。

三、功能模块详解

3.1 串行外设接口（SPI）

SPI是一个双向串行端口，用于向寄存器加载配置信息并读取其内容。通过SPI端口可对电源控制、AGC、抽取因子、LO合成器、时钟合成器等多个寄存器进行编程。例如，通过设置不同的寄存器值，可以调整LNA和混频器的偏置电流、AGC衰减和攻击/衰减时间、抽取因子等参数。

3.2 同步串行接口（SSI）

SSI提供了高度可编程的输出数据格式、控制信号和时序参数，以适应各种数字接口。输出帧速率等于调制器时钟频率（fCLK）除以数字滤波器的抽取因子。数据帧包含I和Q字，还可包含AGC衰减和状态信息。通过SSI控制寄存器（SSICRA、SSICRB和SSIORD）可以灵活配置输出格式和速率。

3.3 电源控制

AD9874具有多个SPI可编程的掉电和偏置控制位，可将各个功能模块置于待机状态，以实现功耗的最小化。通过设置STBY寄存器的不同位，可以分别控制参考电压、LO合成器、时钟振荡器、增益控制DAC、LNA和混频器、ADC等模块的电源状态。

3.4 LO合成器

LO合成器是一个完全可编程的PLL，分辨率为6.25 kHz，输入频率高达300 MHz，参考时钟高达25 MHz。它由低噪声数字鉴相器、可变输出电流电荷泵、14位参考分频器、可编程A和B计数器以及双模数8/9预分频器组成。通过编程A、B和R计数器以及电荷泵输出电流，可以实现不同的合成频率。

3.5 时钟合成器

时钟合成器是一个完全可编程的整数 - N PLL，分辨率为2.2 kHz，时钟输入频率高达18 MHz，参考频率高达25 MHz。它与LO合成器类似，但不包含8/9预分频器和A计数器，包含一个负电阻核心，与外部LC谐振回路和变容二极管配合实现压控振荡器（VCO）。通过编程CKR和CKN寄存器以及电荷泵电流，可以实现不同的时钟频率。

3.6 IF LNA/混频器

AD9874包含一个单端LNA和一个Gilbert型有源混频器。LNA采用负并联反馈设置输入阻抗，输入信号需通过10 nF电容交流耦合。混频器的差分LO端口可单端或差分驱动，输出通过100 pF电容交流耦合到带通Sigma - Delta ADC的输入。LNA和混频器具有四个可编程偏置设置，可根据应用需求调整电流消耗和性能。

3.7 带通Sigma - Delta ADC

ADC包含一个六阶多位带通Sigma - Delta调制器，可在窄频带上实现很高的瞬时动态范围。调制器的环路滤波器由两个连续时间谐振器和一个离散时间谐振器组成，中心频率需调谐到fCLK / 8。通过SPI端口可对LC谐振回路和有源RC滤波器的电容进行编程调谐。

3.8 抽取滤波器

抽取滤波器由一个fCLK / 8复混频器和三个线性相位FIR滤波器级联组成，可实现不同的抽取因子。输出数据速率等于调制器时钟频率除以抽取因子，抽取因子的选择需确保输出数据速率大于等于信号带宽的两倍，以保证通带内的低幅度纹波和后续数字滤波的可行性。

3.9 可变增益放大器与自动增益控制

AD9874包含可变增益放大器（VGA）和数字VGA（DVGA），以及实现自动增益控制（AGC）所需的信号估计和控制电路。VGA可编程范围为12 dB，通过调整ADC的满量程参考电平实现；DVGA可提供额外的12 dB数字增益范围。AGC可根据输入信号强度自动调整VGA和DVGA的增益，以确保ADC输入信号不超过剪辑电平，并使ADC的均方根输出电平等于可编程参考电平。

四、应用考虑事项

4.1 频率规划

在选择LO频率和ADC时钟频率时，需避免内部产生的杂散信号与所需信号混频，从而降低SNR性能。主要杂散源包括ADC时钟和以fCLK / 3运行的数字电路。可通过调整抽取因子和CLK合成器设置来选择合适的时钟频率，以避免杂散信号的影响。

4.2 杂散响应

LO信号的频谱纯度很重要，因为LO杂散信号可能与AD9874的IFIN输入处的不期望信号混频，产生带内响应。文档通过实验数据展示了AD9874对LO杂散信号的抑制能力，以及对不期望信号的拒绝能力。

4.3 外部无源组件要求

AD9874需要各种外部无源组件，如电容、电阻、电感等。文档给出了一个示例电路和各引脚的标称直流偏置电压，用于故障排除。同时，对于不同的时钟频率，LC组件的值需按比例缩放。

五、应用案例

5.1 超外差接收机

AD9874适用于基于超外差接收机架构的模拟和/或数字窄带无线电系统。在典型的双转换超外差接收机中，AD9874可将第一中频信号下变频到第二中频，进行数字化处理，并输出I/Q数字信号。通过合理选择第一中频频率、IF滤波器和抽取因子，可以实现良好的选择性和动态范围。

5.2 多AD9874同步

在一些应用中，如接收机分集和波束控制，可能需要多个AD9874并行运行并保持同步。通过SYNCB脉冲可以同步多个AD9874的数字滤波器，确保数据流的精确时间对齐。

5.3 分裂路径接收架构

当应用的瞬时动态范围要求超过单个AD9874的能力时，可采用分裂路径接收架构。通过两个AD9874并行运行，分别设置不同的剪辑点，可扩大动态范围。

5.4 挂起混频器模式

AD9874可在挂起混频器模式下运行，此时混频器不进行频率转换，IFIN信号直接通过。该模式下，LNA和混频器的转换增益更高，输入剪辑点为 - 24 dBm，SNR性能取决于VGA衰减设置、I/Q数据分辨率和输出带宽。

六、总结

AD9874作为一款通用中频子系统，具有高性能、低功耗、可编程性强等优点，适用于多种通信应用场景。电子工程师在设计过程中，需充分了解其各项特性和功能模块，合理选择参数和外部组件，以实现最佳的系统性能。同时，通过对不同应用案例的分析，可为实际设计提供参考，帮助工程师更好地应对各种设计挑战。