【紫光HiYou开源入门轻量级PCIE开发板PG2L25G】实验例程8-PCIE 通信测试

在FPGA技术于5G、AI及低空经济等新兴领域持续“破圈”、国产替代加速的宏大背景下，小眼睛科技联合紫光同创及电子发烧友共同发起了“拥抱开源——一起来做FPGA开发板”的项目。历时半年，集结了100多位来自各行各业的工程师智慧，我们成功打造了这款凝聚集体心血的紫光HiYou开源开发板（OPHW-25H）。

这款基于国产紫光同创Logos-2系列芯片的开发板，不仅是千元内入门级产品中唯一配备PCIe接口的轻量级利器，更实现了从硬件设计到底层代码的全方位开源，旨在为广大开发者提供一个高性价比、高扩展性的国产FPGA学习与验证平台，共同点燃技术创新的火花。

（详情见技术论坛：https：//www.szlogicmatrix.com/）

1.实验简介

实验目的：

完成PCIE通信测试。

实验环境：

Window11

PDS2022.2

硬件环境：

OPHW-25开发板

2.实验原理

OPHW-25集成内置了线速率高达6.6Gbps 高速串行接口模块，即HSSTLP。OPHW-25开

发板提供一个PCIe x2 接口，PCIE卡的外形尺寸符合标准PCIe 卡电气规范要求，可直接在普

通PC 的x2 PCIe插槽上使用。

3.PCIE 简介

PCIE IP符合PCI Express® Base Specification Revision 2.1[8]协议和PHY Interface for the

PCI ExpressTM Architecture Version 2.00[12]（数据通路扩展为32 bits）协议。

4.工程说明

4.1. 安装 PCIE IP 核

PDS安装后，需手动添加PCIE IP，请按以下步骤完成：

PCIE IP文件：6_IP_setup_packetips2l_pcie_gen2_v1_2c.iar

图 14.4-1

IP安装步骤：请查看 工具使用篇3_IP核安装与查看用户指南

图 14.4-2

4.2. PCIE 参考设计例程

打开PDS软件，新建工程pcie_test，点开如下图标，打开IP Compiler；

图 14.4-3

图 14.4-4

选择PCIE IP，取名，然后点击Customize；

在PCIE设置界面中：根据开发板配置lane数，可选择X2，配置参考时钟，可参考下图：

图 14.4-5

需要注意的是，需要勾选上Enable Lane Reversal，否则会导致PCIE实验失败。

图 14.4-6

其他设置可保持默认，点击Generate生成PCIE IP。

关闭本工程，按此路径打开Example工程：

Xxxxxpcie_testipcorepcie_testpnrexample_design

主要:xxxx是自己电脑的路径，后面的pcie_test及其后面的路径是固定的。

图 14.4-7

按照开发板管脚，修改相关管脚约束：

图 14.4-8

注意，像txp[0]，txp[1]，rxp[0]，rxp[1]等差分信号都不需要约束。其中txd和rxd是串口。

可按以下方式查看IP核的用户指南，了解Example模块组成；

图 14.4-9

4.5.实验现象

将程序固化到flash内，把开发板插入电脑PCIE卡槽，开机。打开设备管理器，可识别到

PCIE设备。

审核编辑 黄宇