硬核集结！2026集创赛职业技能赛：挑战“小眼睛”企业命题，设计属于你的RISC-V芯！-电子发烧友网

随着中国集成电路产业的高速发展，技能型人才短缺已成为制约行业前行的关键瓶颈。为精准对接产业需求，由工业和信息化部人才交流中心主办的第十届全国大学生集成电路创新创业大赛特设职业技能赛项。

全国大学生集成电路创新创业大赛（简称“集创赛”）是目前全国集成电路领域最大规模最高档次高校赛事，同时也是全国高校学科竞赛唯一榜入榜集成电路专业赛事。为适应行业对集成电路技能型人才的需求，2022年集创赛开设集成电路职业技能赛道，主要面向中高职、职业本科、应用型本科等在校学生，致力于打造优质的集成电路职业技能赛事和技能人才培养平台，助力中国集成电路事业发展！

在此背景下，小眼睛科技作为核心企业命题单位深度参与，重磅推出“处理器设计与应用——基于RISC-V架构的CPU设计”赛题。小眼睛科技将自身在FPGA及嵌入式系统领域的深厚技术积累转化为实战赛题，旨在通过高水平的工程实践，精准挖掘与培养契合行业需求的集成电路技能人才，为中国集成电路事业的发展注入强劲的“芯”动力。

PART.01赛事须知

01赛道划分

本届大赛共设立企业命题与综合赛道两大类别，涵盖13个前沿赛题，其中企业命题占据12席。作为集成电路设计与应用——处理器设计与应用赛道的重磅企业命题，“小眼睛”职业技能企业命题特别推出基于RISC-V架构的CPU设计赛题，旨在引领学子探索开源指令集架构的无限潜力！

综合赛道竞赛内容与赛制模式，对标国家级职业技能赛事标准设置，详情见官网参赛须知。（http://univ.ciciec.com/col.jsp?id=314）

*竞赛官网

小眼睛职业技能企业命题报名入口：http://univ.ciciec.com/col.jsp?id=144

*报名入口

02赛事奖项

晋级全国总决赛的团队100% 获评奖项，分设全国一、二、三等奖；凡获得总决赛一、二、三等奖团队的指导老师，均可颁发优秀指导教师官方证书。

欢迎各院校老师积极组织学生踊跃报名参赛，与小眼睛科技共赴RISC-V CPU设计挑战，共探RISC-V架构的无限可能！

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PART.02赛程安排

各赛程环节的具体时间、地点将另行通知，请各参赛团队及时关注大赛官网和微信公众号。
PART.03
赛事命题

一

题目名称：基于 RISC-V 架构的 CPU 设计

二

参赛组别：A 组、B 组

三

赛题背景

RISC-V 是一种基于精简指令集（RISC）原则的开源指令集架构（ISA）。随着开源硬件的兴起，设计高效、稳定的 RISC-V 处理器已成为嵌入式开发和集成电路设计的核心技能。本赛题要求参赛者在国产 FPGA 平台上实现一个支持 RV32I 指令集的 CPU 核心，并通过远程实验系统进行功能验证与性能测评。

四

赛题任务

参赛者需完成软硬件协同设计，任务分为基础任务与高阶任务（注：由于开发周期较长，初赛阶段重点考察任务完成度与横向对比表现，能完成高阶任务的队伍将更具竞争力）。

基础任务：

处理器内核：实现支持 RV32I 基础指令集的整数通用处理单元。

流水线设计：设计不少于 3 级的流水线结构，并妥善处理数据冲突与分支跳转。

外设系统：集成基础外设（如 UART 控制器、GPIO），用于结果输出与交互。

高阶任务：

Cache 系统：设计并实现支持 2 路组相联的指令与数据 Cache 系统，并优化总线突发传输效率。

分支预测与异常处理：实现动态分支预测器（如 BTB）与完整的 RISC-V 异常 / 中断处理机制。

1.设计指标

指令集兼容性：必须通过riscv-tests 中的 rv32ui-p-* 基础指令集测试用例。

流水线级数：不少于 3 级。

外设支持：至少支持 UART 输出 CoreMark 测试报告。

高阶指标：支持 2 路组相联 I-Cache 和 D-Cache；支持动态分支预测；能够响应外部 GPIO 中断并正确返回。

2.比赛阶段及提交内容

技术资源申请和发放

PDS 工具 license 申请联系微信

初赛方式

线上，基于 FPGA 远程实验平台进行线上开发与验证。初赛无现场答辩，评委将严格依据提交的文档、测试案例及跑分结果进行横向对比打分。

初赛企业技术评分

技术文档：包括汇报 PPT、详细设计方案、仿真验证说明文档。要求内容完整、逻辑清晰、分析充分，重点体现验证过程与性能优化思路。

设计数据：包括RTL 源代码。要求代码规范、模块化清晰、注释完整，综合通过且时序收敛。

初赛提交内容

技术文档：汇报 PPT（项目与关键技术介绍）、详细设计方案（架构、流水线、冲突处理等）。

仿真与验证报告：包含 riscv-tests 测试结果、UART 输出的 CoreMark 跑分报告、ILA 波形分析等。

设计数据： RTL 源代码（Verilog/SystemVerilog），要求代码规范、注释完整、时序收敛。

演示视频：展示远程下板运行 CoreMark 跑分及串口打印结果的实操录像。

总决赛方式

使用线下实验箱，支持 SBIT 固件烧写或 JLink 调试。除评阅更新后的文档外，增加现场演示与答辩环节。选手需现场运行仿真、演示串口打印功能，并接受评委针对设计文档实现细节的提问。

总决赛提交内容

同初赛清单，需提交针对决赛优化后的最终版本。

3.评分标准

五
参赛资源说明

初赛统一使用远程 FPGA 实验平台（紫光同创 Logos2 - PG2L200H），提供远程 JTAG 下载、UART 串口回显、ILA 波形抓取等功能。

决赛使用线下实验箱，支持 SBIT 固件烧写或 JLink 调试。

参赛者可使用自研或第三方开源 RISC-V IP。

六
参考资料

RISC-V 官方规范: Volume I: RISC-V Unprivileged ISA

riscv-tests 测试框架

CoreMark 移植指南

紫光同创 FPGA 开发文档

开源 RISC-V 项目（如 PicoRV32、VexRiscv、Rocket Chip）

七
其他注意事项

参赛所选用的 FPGA 开发平台限定于大赛指定的远程平台或实验箱。

参加企业命题的作品，出题企业有权在同等条件下优先购买参加本企业命题及单项奖获奖团队作品的知识产权。

大赛组委会和命题企业对参赛作品提交的材料，在大赛相关环节中有使用权和展示权。

参赛项目可以参考现有公开发表的文献和论文内容，但应当在技术论文和答辩 PPT 中注明来源，且不能将参考的内容作为自己作品的创新部分。

附录1参赛板卡及资源限制初赛平台： 统一使用远程 FPGA 实验平台（紫光同创 Logos2 - PG2L200H），提供远程 JTAG 下载、UART 串口回显、ILA 波形抓取等功能。知识产权：参赛者可使用自研或第三方开源 RISC-V IP（如 PicoRV32、Rocket Chip 等）。可参考公开文献，但须在 PPT 和文档中注明，且不得将参考内容作为原创创新点
附录2
验证要求与实操指引重点提示：CoreMark 仅用于评估处理器性能高低，不可作为基础功能验证的唯一手段。功能正确性必须通过仿真测试来证明。

指令集（ISA）功能验证：

方法：必须使用 riscv-tests 官方开源测试库。参赛者需自行编译该库生成测试二进制文件，并将其集成到 RTL Testbench 中。

标志：Testbench 能够捕捉运行过程中的结果，并无波形错误地打印输出 PASS 标志。也可辅以 Difftest 或自行编写的基础汇编指令（加减乘除）进行基础波形仿真。

CoreMark 性能跑分验证：

方法：参考 CoreMark 移植指南，将代码编译为裸机程序运行。

标志：能够通过 UART 终端无乱码地完整输出 CoreMark 报告文本，校验正确且能据此计算性能分数。

高阶任务测试方法（CPI 与中断验证）：

方法：需单独编写集成了 CPI 数据统计和外部中断响应逻辑的测试程序（C 语言或汇编）。将其编译为二进制文件后载入 RTL 仿真模型运行。

标志：通过读取 CSR 寄存器，在仿真日志或 UART 输出中记录中断触发前后的状态、流水线空泡减少情况及 CPI 变化。触发外部 GPIO 中断时，处理器能保存上下文、跳转至 ISR 并正确返回断点。

附录3
实验箱及开发板硬件参数本赛事初赛全程使用 FPGA 远程实验平台，选手无需现场硬件，通过 Web 浏览器即可完成 CPU 软核开发、综合、布局布线、下载、调试与 CoreMark 跑分全流程。平台采用国产紫光同创 Logos-2 系列 PG2L200H-6IFBB676，提供稳定远程 JTAG 下载、UART 串口回显、ILA 在线逻辑分析仪、实时状态监控，满足 RV32I CPU 从功能验证到性能测评的全部需求。平台支持:

远程 bitstream 烧录与在线调试

UART 串口实时打印（CoreMark 结果输出）

ILA 波形抓取（流水线、Cache、分支预测分析）

固定时钟约束与稳定运行环境

统一硬件平台，保证评分公平

* FPGA远程AI实验平台