MIT团队提出一种垂直集成的BEOL堆叠架构

文章来源：EETOP

原文作者：EETOP编译整理

本文主要讲述MIT颠覆芯片堆叠挑战。

低温后端工艺晶体管与存储元件：破解AI负载数据迁移能耗难题

近期发现，通过在传统CMOS芯片的后端工艺（BEOL）层添加额外的有源器件层，可将原本仅用于布线的区域改造为兼具逻辑晶体管与存储功能的垂直堆叠结构。

这一创新技术通过在芯片后端堆叠多个有源组件，大幅提升了能量利用效率。相关研究成果以两篇论文的形式在IEEE国际电子器件会议（IEDM）上发布，分别聚焦于BEOL氧化铟晶体管和BEOL纳米级铁电存储器件的研发与应用。

超越晶体管本身的核心瓶颈

数据中心与边缘设备的功耗预算中，始终存在着一种架构层面的固有损耗。由于逻辑单元与存储单元通常是相互独立的结构，任何依赖存储状态的计算步骤都必须迫使数据穿越互连线路和封装边界。

这种数据迁移过程既消耗能量又占用时间，而在深度学习、计算机视觉等数据密集型工作负载中，该问题带来的性能损耗更为显著。MIT团队将研究目标定为：通过在紧凑的垂直堆叠结构中实现功能元件的高密度集成，缩短数据传输路径，从而降低迁移损耗。

3D堆叠技术并非全新概念，但在已完成的逻辑层上方进行单片堆叠时，温度限制成为关键制约因素。标准硅基器件制造过程中所需的高温环境，极易损坏已制备的晶体管和金属层。MIT团队的核心创新在于避开了"前端"高温制备硅基器件的传统思路，转而在芯片后端——即传统上用于布线和金属键合的区域——添加有源层。

这一"反向布局"策略的关键价值在于：无需让底层CMOS电路承受额外的前端高温工艺，即可将BEOL层转化为额外的器件承载区域；同时大幅缩短了计算单元、嵌入式存储与互连线路之间的物理距离，解决了传统布局中数据传输路径过长导致的能耗浪费问题。

垂直集成的BEOL堆叠架构

MIT提出的架构方案是在现有电路的后端工艺层上制备垂直集成器件堆叠，在已完成的CMOS电路上方形成新增的有源晶体管层和存储元件。该堆叠结构的核心使能器件是采用非晶氧化铟沟道层的BEOL晶体管。研究团队表示，得益于氧化铟的材料特性，他们能够在约150℃的低温环境下生长出极薄的功能层，这一温度足以避免对下方已有电路造成损伤。

图1：BEOL PEALD氧化铟沟道场效应晶体管（FET）示意图

制造过程中的核心挑战在于材料控制。根据工艺描述，该氧化铟薄膜的厚度仅约2纳米，其性能表现高度依赖于缺陷管理。氧空位有助于提升沟道导电性，但过量的氧空位会破坏器件的开关特性。研究团队通过优化制造工艺，将缺陷密度控制在极低水平，使器件能够实现"快速、洁净"的开关操作，从而降低了晶体管开关过程中的额外能耗。

除了逻辑型BEOL器件，研究团队还通过集成铪锆氧化物（HZO）铁电层，开发出兼具存储功能的BEOL晶体管。选择铪基铁电材料是基于实际应用考量——铪氧化物基铁电材料已在CMOS兼容存储与计算领域展现出巨大潜力。据报道，该类器件的尺寸达到20纳米级别，开关速度可达10纳秒（已接近测试设备的测量极限），且工作电压低于同类型传统器件。

图2：BEOL铁电场效应晶体管（FE-FET）结构示意图

值得关注的是，该成果并非单一器件演示，而是可扩展的堆叠平台技术。其中一篇论文聚焦于增强型BEOL氧化铟FET的制备与建模，另一篇则针对BEOL纳米级铁电场效应晶体管的铁电开关动力学特性展开研究。MIT同时提及与滑铁卢大学在性能建模方面的合作——这一步骤对于技术从孤立器件向电路级集成的转化至关重要。

潜在应用场景

MIT的这项研究并非旨在用氧化物电子器件替代先进制程硅基芯片，而是通过在现有芯片的布线区域添加新的功能层，实现垂直集成，从而降低数据密集型计算的能耗成本。最直接的受益场景包括AI推理、深度学习以及需要反复传输激活值和权重的视觉处理任务等存储访问密集型工作负载。

该技术还具备架构层面的创新价值：BEOL层中兼具存储功能的晶体管能够为内存内计算和近内存计算方案提供存储与计算的紧密耦合。特别是铁电器件，其在高密度非易失性存储以及支持神经形态计算的模拟或多电平操作方面已被广泛研究。MIT强调，将铁电存储晶体管缩小至纳米尺度，为研究单个铁电单元的物理特性提供了理想平台，这一基础研究成果有望影响未来存储与计算原语的设计思路。

从短期来看，该研究是工具与材料领域的重要里程碑——它提供了一条低温、缺陷可控的技术路径，能够在已完成的芯片后端集成有源晶体管和存储元件，且不损伤现有电路。MIT透露，下一步的研究方向将是将BEOL存储晶体管集成到单一电路中，在提升器件性能的同时，进一步优化对铁电层特性的控制。