探索DS90CR481/DS90CR482：48位LVDS通道链路SER/DES的卓越性能

在高速数据传输的领域中，LVDS（低电压差分信号）技术凭借其低功耗、高抗干扰能力和高速率传输的优势，成为了众多电子工程师的首选。今天，我们将深入探讨德州仪器（TI）的DS90CR481/DS90CR482 48位LVDS通道链路SER/DES芯片组，了解它的特性、应用以及设计要点。

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芯片概述

DS90CR481作为 transmitter，负责将48位的CMOS/TTL数据转换为八个LVDS数据流，并通过第九个LVDS链路并行传输一个锁相的发送时钟。而DS90CR482作为 receiver，则将LVDS数据流转换回48位的LVCMOS/TTL数据。在112MHz的发送时钟频率下，每个LVDS数据通道的传输速率可达672Mbps，数据吞吐量高达5.38Gbit/s；在66MHz时钟下，数据吞吐量为3.168Gbit/s。

特性亮点

高带宽支持

支持65 - 112MHz的输入时钟，在66MHz时钟下可实现3.168Gbits/sec的带宽，在112MHz时钟下带宽更是高达5.376Gbits/sec，能够满足高速数据传输的需求。

减少线缆和连接器尺寸

通过数据线路的复用，大幅减少了线缆的使用。传统的长距离并行单端总线通常需要为每个有效信号配备一根地线，且抗噪声能力有限。而使用DS90CR481/DS90CR482芯片组，仅需19根导体（8对数据线、1对时钟线和至少一根地线），相比之下，线缆宽度减少了80%，不仅降低了系统成本，还减小了连接器的物理尺寸和成本，同时降低了屏蔽要求。

预加重和直流平衡编码

预加重功能可在LVDS逻辑转换期间增加额外电流，减少线缆负载效应。通过在“PRE”引脚施加0.75V至Vcc的直流电压来设置预加重强度，输入电压越高，数据转换期间的动态电流越大。直流平衡编码则可减少符号间干扰（ISI），在长电缆应用中尤为有用。

电缆去斜功能

在直流平衡模式下（DS90CR481的BAL引脚为高电平）支持电缆去斜功能。当接收器的“DESKEW”引脚设置为高电平时，可对独立差分对之间的信号进行去斜，最大去斜范围为±1个LVDS数据位时间（时钟速率最高可达80MHz）。

抗时钟抖动

发射器设计用于抑制输入时钟的周期到周期抖动，将极低的周期到周期抖动传递到发射器输出，提高了数据采样的准确性。

应用信息

新特性描述

• 预加重：在LVDS逻辑转换期间增加额外电流，减少线缆负载效应。通过“PRE”引脚的直流电压设置预加重强度，不同的电阻值对应不同的预加重水平。需要注意的是，预加重设置不当可能会产生过多噪声并增加功耗，长度小于2米的电缆通常不需要预加重。
• 直流平衡：在每个LVDS数据信号线上额外传输一个直流平衡位（DCBAL），以最小化信号线上的短期和长期直流偏置。通过计算当前字的数据差异和运行字差异来确定数据是否反转传输。直流平衡模式在长电缆应用（通常长度大于5米）中非常有用。
• 去斜：仅在直流平衡模式下支持。通过将接收器的“DESKEW”引脚设置为高电平，并将发射器的“DS_OPT”引脚低电平保持至少四个时钟周期，可完成去斜操作。去斜功能可独立调整每个数据通道，步长为1/3位时间，范围为理想选通位置的±1 TBIT。

时钟抖动

发射器能够有效抑制输入时钟的周期到周期抖动，确保极低的周期到周期抖动传递到输出端。在设计中，应尽量减少电源噪声，并使用低抖动的时钟源，以进一步降低输出抖动。

功率下降

发射器和接收器均提供功率下降功能。当PD引脚被激活（低电平）时，通过电源引脚的电流消耗最小化，PLL关闭。发射器输出处于三态，接收器输出被强制为低电平。

配置

发射器通常设计为连接到单个接收器负载，即点对点配置。在某些限制条件下，也可以驱动多个接收器负载，但只有最后一个接收器应提供终端电阻，以确保驱动器看到100欧姆的直流负载。

电缆终端

为了确保正常运行，需要在接收器输入端附近放置一个终端电阻，其阻值应等于所驱动介质的差分阻抗，通常为90 - 132欧姆，常见值为100欧姆。

背板应用配置

在背板应用中，若差分线阻抗为100Ω，可通过走线布局控制差分线对之间的偏斜。发射器的“DS_OPT”引脚可设置为高电平，对于短PCB距离走线，通常不需要预加重，“PRE”引脚可留空。

电缆互连应用配置

在需要长电缆驱动能力的应用中，可利用芯片组的直流平衡数据传输和预加重功能。根据电缆长度和频率选择合适的预加重电压，以确保低失真的眼图。

设计要点

电源旁路

在电源引脚附近使用旁路电容，推荐使用0.1µF的高频陶瓷电容，若空间允许，可并联一个0.01µF的电容。在PLLVCC引脚和LVDSVCC引脚附近建议使用4.7 - 10 µF的大容量电容。

输入信号质量

输入信号质量应符合数据手册要求，避免过冲超过绝对最大规格。对于长传输线，应采用终端匹配；若发射器由可编程驱动强度的设备驱动，建议将数据输入设置为弱驱动，以防止传输线效应。

未使用的LVDS输出

未使用的LVDS输出通道应在发射器输出引脚处用100欧姆电阻进行终端匹配。

LVDS互连准则

遵循100Ω耦合差分对的原则，采用S/2S/3S规则进行间距设置，尽量减少过孔数量，使用差分连接器，保持走线平衡，最小化线对内和线对间的偏斜，并在靠近接收器输入端进行终端匹配。

接收器输出驱动强度

DS90CR482输出指定负载为8pF，$V{OH}$和$V{OL}$在±2mA下测试，适用于1或2个负载。若需要高扇出或长传输线驱动能力，建议对接收器输出进行缓冲。

总结

DS90CR481/DS90CR482芯片组以其高带宽、低功耗、抗干扰能力强等优点，为高速数据传输提供了可靠的解决方案。在实际应用中，电子工程师们需要根据具体需求，合理配置芯片的各项功能，并注意设计要点，以确保系统的稳定性和性能。你在使用LVDS芯片组时遇到过哪些挑战？又是如何解决的呢？欢迎在评论区分享你的经验。