探索DS90CR486：高性能48位通道链路解串器的技术剖析与应用指南

在高速数据传输的领域中，DS90CR486作为一款133MHz、48位通道链路解串器，以其高达6.384Gbps的吞吐量，成为众多应用场景下的理想选择。本文将深入剖析DS90CR486的特性、电气参数、工作模式以及应用要点，为电子工程师们提供全面的设计参考。

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芯片特性概述

高吞吐量与宽时钟支持

DS90CR486支持66MHz至133MHz的输入时钟，最高能实现6.384Gbps的吞吐量，满足了高速数据传输的需求。

电缆与成本优化

通过电缆去斜功能和直流平衡技术，减少了电缆和连接器的尺寸与成本。同时，直流平衡还降低了码间干扰（ISI）失真，适用于点对点背板或电缆应用。

低功耗与易设计

芯片功耗较低，在133MHz时典型功耗为890mW。采用直通式引脚布局，便于PCB设计，且供电电压为+3.3V，采用100引脚TQFP封装，符合TIA/EIA - 644 - A - 2001 LVDS标准。

电气参数详解

绝对最大额定值

了解芯片的绝对最大额定值对于确保其安全运行至关重要。DS90CR486的供电电压范围为 - 0.3V至 + 3.6V，LVCMOS/LVTTL输出电压、LVDS接收器输入电压等也都有相应的限制。此外，芯片的结温、存储温度、焊接温度等参数也需严格遵守，以避免损坏芯片。

推荐工作条件

为了使芯片性能达到最佳，推荐的工作条件包括供电电压在3.14V至3.46V之间，工作环境温度在 - 10℃至 + 70℃之间，接收器输入范围为0V至2.4V，供电噪声电压不超过100mVpp，输入时钟频率在66MHz至133MHz之间。

电气特性

DS90CR486的电气特性涵盖了LVCMOS/LVTTL直流规格、LVDS接收器直流规格以及接收器供电电流等方面。例如，LVCMOS/LVTTL输入的高电平阈值、低电平阈值，LVDS接收器的差分输入高阈值、低阈值等参数，都对芯片的正常工作起着关键作用。

工作模式与功能

DC平衡模式

DC平衡模式通过在每个LVDS数据信号线上额外传输一个直流平衡位（DCB），来最小化信号线上的短期和长期直流偏置。通过计算运行字差异和当前数据差异，决定数据是原封不动传输还是取反传输，从而实现直流平衡。该模式在BAL引脚置高时开启。

去斜功能

“DESKEW”功能可补偿数据信号之间的固定互连偏斜。在设备上电时，去斜初始化或校准会自动进行，也可在设备上电后通过向DESKEW引脚施加持续时间大于四个时钟周期的脉冲来重新启动校准。校准需要4096个时钟周期完成，在此期间不采样RxIN数据，数据输出为低电平。

掉电功能

芯片提供掉电功能，当PD引脚置低时，通过电源引脚的电流消耗最小化，PLL关闭，接收器输出被强制为低电平。正常工作时，PD引脚需连接到2.5V至Vcc的输入电平。

应用要点与配置

系统配置

DS90CR486芯片组通常用于点对点配置，也可驱动多个接收器负载，但需满足一定限制。只有终端接收器应在差分对上提供终端电阻，其他接收器不能对信号造成负载，因此从线路到接收器输入的分支长度必须保持很短。

电缆终端

为了确保芯片正常工作，需要使用终端电阻，其阻值应等于所驱动介质的差分阻抗，通常在90至132欧姆之间，100欧姆是标准100欧姆双绞线电缆常用的典型值。终端电阻应尽可能靠近接收器输入放置，以减少分支长度。

背板应用配置

在背板应用中，若差分线路阻抗为100Ω，可通过走线布局控制差分线路对之间的偏斜。此时，发射器DS90CR485的“DS_OPT”引脚可置高。对于PCB距离较短的背板应用，通常不需要发射器的预加重功能，“PRE”引脚可留空。

电源旁路

电源引脚必须使用旁路电容，不同引脚为电路的不同部分供电，因此除特定引脚外，所有电源引脚附近都应放置电容。建议使用高频陶瓷电容（推荐表面贴装），靠近每个电源引脚放置0.1μF电容，如有空间，可并联0.01μF电容。此外，在PLLVCC引脚和LVDSVCC引脚附近推荐使用4.7至10μF的大容量电容。

LVDS互连指南

在LVDS互连中，应使用100Ω耦合差分对，遵循S/2S/3S间距规则，尽量减少过孔数量，在高于500Mbps的线速度下使用差分连接器，保持走线平衡，最小化对内和对间的偏斜，并尽可能靠近接收器输入进行终端匹配。

不同配置下的去斜操作

DS90CR486在不同配置下的去斜操作有所不同，具体如下：

配置1

DS90CR481/483和DS90CR484在DC平衡开启（BAL = High，33MHz至80MHz）时，发射器DS90CR481/483的DS_OPT引脚需至少施加四个时钟周期的低电平，接收器DS90CR484的“DESKEW”引脚需置高。

配置2

DS90CR481/483和DS90CR486在DC平衡开启（BAL = High，CON1 = High，66MHz至112MHz）时，发射器DS90CR481/483的DS_OPT引脚在上电时可置高或置低，其输入周期必须至少为20ms（TX和RX PLL锁定时间）加上4096个时钟周期，接收器DS90CR486的“DESKEW”和CON1引脚需置高。

配置3

DS90CR481/483和DS90CR486在DC平衡关闭（BAL = Low，CON1 = High，66MHz至112MHz）时，发射器DS90CR481/483的DS_OPT引脚输入被忽略，上电时需向发射器施加数据和时钟，接收器DS90CR486的“DESKEW”和CON1引脚需置高。

配置4

DS90CR485和DS90CR484在DC平衡开启（BAL = High，66MHz至80MHz）时，发射器DS90CR485的DS_OPT引脚需至少施加四个时钟周期的低电平，接收器DS90CR484的“DESKEW”引脚需置高。

配置5

DS90CR485和DS90CR486在DC平衡开启（BAL = High，CON1 = High，66MHz至133MHz）时，发射器DS90CR485的DS_OPT引脚在上电时可置高或置低，其输入周期必须至少为20ms（TX和RX PLL锁定时间）加上4096个时钟周期，接收器DS90CR486的“DESKEW”和CON1引脚需置高。

配置6

DS90CR485和DS90CR486在DC平衡关闭（BAL = Low，CON1 = High，66MHz至133MHz）时，发射器DS90CR485的DS_OPT引脚输入被忽略，上电时需向发射器施加数据和时钟，接收器DS90CR486的“DESKEW”和CON1引脚需置高。

总结

DS90CR486凭借其高吞吐量、低功耗、电缆优化等特性，在高速数据传输领域具有广泛的应用前景。电子工程师们在设计过程中，需充分了解其电气参数、工作模式和应用要点，根据具体的应用场景进行合理配置，以确保系统的稳定运行和高性能表现。希望本文能为大家在DS90CR486的设计应用中提供有价值的参考。

你在使用DS90CR486的过程中遇到过哪些挑战？又是如何解决的呢？欢迎在评论区分享你的经验和见解。