SCAN921025H和SCAN921226H高速LVDS串并转换芯片深度解析

在硬件设计领域，高速数据传输与处理一直是关键挑战。德州仪器（TI）的SCAN921025H和SCAN921226H芯片，作为10位高速LVDS（低压差分信号）串行器和解串器，在高速数据传输方面表现出色。今天，我们就来深入探讨这两款芯片的特性、工作原理及应用要点。

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芯片特性亮点

高温适应性

这两款芯片能够在高达125°C的高温环境下稳定工作，这对于汽车、工业、军事/航空航天等对温度要求苛刻的应用场景来说至关重要。想象一下，在汽车发动机舱这样高温的环境中，芯片依然能正常工作，为汽车电子系统的稳定运行提供保障。

测试兼容性

芯片符合IEEE 1149.1（JTAG）标准，并具备全速内置自测试（At - Speed BIST）模式。JTAG标准使得设计和测试工程师可以通过标准的测试访问端口（TAP）对背板或电缆互连进行检测，验证差分信号的完整性。而全速BIST模式则允许在全速状态下验证串行器和解串器之间的互连情况，大大提高了测试效率和准确性。

时钟恢复能力

芯片能够通过PLL（锁相环）从随机数据模式中恢复时钟，确保每个数据传输周期都有信号转换。这一特性有效消除了时钟与数据之间以及数据与数据之间的偏移，提高了数据传输的准确性。

低功耗设计

在80MHz时钟频率下，芯片组（发送器 + 接收器）的功耗典型值小于600mW。这种低功耗设计不仅降低了能源消耗，还减少了散热需求，延长了芯片的使用寿命。

单差分对设计

采用单差分对进行数据传输，消除了多通道偏移问题，简化了PCB设计，同时减少了电缆、PCB走线数量和连接器尺寸，从而降低了成本。

高速数据传输

支持800Mbps的串行总线LVDS数据速率（在80MHz时钟下），能够满足高速数据传输的需求。

同步与指示功能

具备同步模式和LOCK指示功能，通过可编程的时钟边沿触发，方便用户进行系统同步和状态监测。

高阻抗特性

当电源关闭时，接收器输入呈现高阻抗状态，提高了系统的安全性和稳定性。

小封装设计

采用49引脚的NFBGA封装，体积小巧，适合对空间要求较高的应用场景。

芯片工作原理

初始化阶段

在数据传输开始之前，必须对串行器和解串器进行初始化。首先，给串行器和解串器施加电源$V{CC}$，此时各自的输出进入三态，片上上电电路禁用内部电路。当$V{CC}$达到$V_{CC} OK$（2.5V）时，每个设备中的PLL开始锁定本地时钟。串行器的本地时钟是由源ASIC或其他设备提供的发送时钟（TCLK），解串器则需要在REFCLK引脚施加本地时钟。

串行器在PLL锁定TCLK之前，输出保持三态。锁定TCLK后，串行器根据SYNC1和SYNC2输入的电平，准备发送数据或同步（SYNC）模式。SYNC模式由六个1和六个0以输入时钟速率切换组成。解串器的PLL在锁定输入的SYNC模式或数据时，LOCK输出保持高电平。

接下来，解串器的PLL必须与串行器同步，以完成初始化。解串器可以锁定非重复数据模式，但发送SYNC模式可以使其在指定时间内锁定串行器信号。用户可以通过控制SYNC1和SYNC2引脚来实现这一过程，一种推荐的方法是使用LOCK引脚的直接反馈回路。当解串器检测到Bus LVDS输入的边沿转换时，会尝试锁定嵌入式时钟信息。当解串器锁定Bus LVDS时钟时，LOCK输出将变为低电平，此时解串器的输出代表输入的Bus LVDS数据。

数据传输阶段

初始化完成后，串行器从输入DIN0 - DIN9接收数据，并使用TCLK输入锁存输入数据。TCLK_R/F引脚选择串行器用于选通输入数据的时钟边沿，高电平选择上升沿，低电平选择下降沿。如果SYNC输入中的任何一个为高电平持续5 * TCLK周期，则无论时钟边沿如何，DIN0 - DIN9的数据都将被忽略。

在确定使用的时钟边沿后，内部会添加起始位和停止位，对寄存器中的数据位进行帧化。起始位始终为高电平，停止位始终为低电平，它们作为串行流中的嵌入式时钟位。串行器以12倍TCLK频率从串行数据输出（DO±）发送序列化数据和时钟位（10 + 2位）。例如，当TCLK为80MHz时，串行速率为$80 × 12 = 960$Mbps，而有效数据速率为$80 × 10 = 800$Mbps。

解串器与串行器同步后，LOCK引脚为低电平，解串器锁定嵌入式时钟并使用它来恢复序列化数据。当LOCK为低电平时，解串器的输出（ROUT0 - ROUT9）代表输入的Bus LVDS数据。

重新同步阶段

当解串器的PLL锁定嵌入式时钟边沿时，LOCK引脚输出低电平。如果解串器失去锁定，LOCK引脚输出将变为高电平，输出（包括RCLK）将进入三态。用户系统可以通过监测LOCK引脚来检测同步丢失，并通过脉冲串行器的SYNC1或SYNC2引脚来重新同步。一种推荐的方法是使用LOCK引脚本身提供反馈回路，以控制串行器的同步请求。在需要在特定时间内锁定的情况下，发送同步模式进行重新同步是理想的选择，但解串器也可以锁定随机数据。

随机锁定初始化和重新同步

前面介绍的初始化和重新同步方法是建立串行器和解串器之间连接的最快方式。然而，SCAN921226H可以在不需要串行器发送特殊SYNC模式的情况下锁定数据流，这使得它可以在“开环”应用中工作，并且支持热插入到正在运行的背板中。不过，由于锁定时间会因数据流特性而异，因此无法准确预测具体的锁定时间。

测试模式

除了通过IEEE 1149.1标准访问数字TTL引脚进行测试外，SCAN921025H和SCAN921226H还提供两种测试LVDS互连的指令。第一种是EXTEST，它在LVDS电平下实现，仅作为通过/不通过测试（例如检测电缆是否缺失）。第二种是RUNBIST指令，它是一种“系统速度”互连测试，在系统时钟速度为80MHz时，大约需要28ms执行。RX BIST数据寄存器中有两位用于通知测试通过/失败和测试完成情况，通过表示误码率（BER）优于$10^{-7}$。

应用要点

电源考虑

串行器和解串器采用全CMOS设计，本身就是低功耗设备。此外，Bus LVDS输出的恒流源特性最小化了传统CMOS设计中速度与$ICC$曲线的斜率，进一步降低了功耗。在给解串器上电时，REFCLK输入可以在解串器上电之前运行，但必须在解串器锁定输入数据时运行。解串器的输出将保持三态，直到检测到输入的数据传输并锁定输入数据流。

数据传输

串行器和解串器上电后，必须相互锁相才能传输数据。串行器在SYNC1或SYNC2输入为高电平时发送SYNC模式，解串器的LOCK输出在锁定输入数据流之前保持高电平。将解串器的LOCK输出连接到串行器的一个SYNC输入，可以确保发送足够的SYNC模式以实现解串器锁定。解串器也可以通过上电并利用“随机锁定”电路来锁定输入数据。当解串器的LOCK输出为低电平时，输出（ROUT0 - ROUT9）的数据有效，但在数据传输过程中如果发生锁定丢失，可能会导致数据无效。

噪声容限

解串器的噪声容限是指解串器能够容忍的输入抖动（相位噪声）量，以确保可靠地接收数据。各种环境和系统因素都会影响噪声容限，包括串行器的TCLK抖动、$V{CC}$噪声、传输介质的ISI（码间干扰）和大$V{CM}$偏移以及解串器的$V_{CC}$噪声等。

锁定丢失恢复

在数据传输过程中，如果解串器失去锁定，由于锁定检测电路的延迟，最多可能有3个周期的先前接收数据无效。因此，在解串器重新锁定输入数据流且LOCK引脚变为低电平后，至少应怀疑前三个数据周期存在位错误。解串器可以通过让串行器重新发送SYNC模式或随机锁定来重新锁定输入数据流。

热插入

所有BLVDS设备在遵循一定规则的情况下都支持热插拔。插入时，应先连接接地引脚，然后是$V{CC}$引脚，最后是I/O引脚；移除时，应先拔掉I/O引脚，然后是$V{CC}$引脚，最后是接地引脚。

PCB设计

Bus LVDS串行器和解串器应尽可能靠近边缘连接器放置。在多个解串器应用中，解串器到插槽连接器的距离对驱动背板走线的串行器来说相当于一个短截线。较长的短截线会降低总线阻抗，增加串行器的负载，并降低解串器的阈值裕度。因此，解串器设备应放置在距离插槽连接器小于一英寸的位置，以确保信号完整性。

传输介质

串行器和解串器可以用于背板的点对点配置、通过PCB走线或双绞线电缆进行数据传输。在点对点配置中，传输介质只需在接收器端进行端接。同时，需要考虑串行器和解串器接地电平偏移的可能性，以及Bus LVDS在接收器输入处提供的$+/- 1.2V$共模范围。

故障安全偏置

SCAN921226H的输入阈值灵敏度提高到$+/- 50mV$，相比DS92LV1210或DS92LV1212的$+/- 100mV$有了显著提升。然而，在接收器输入未被主动驱动的情况下，这种高灵敏度可能会拾取噪声并导致意外锁定。为防止这种情况发生，可以在接收器电路板上添加外部电阻，通常将非反相接收器输入上拉，反相接收器输入下拉，通过终止电阻提供电流路径，为接收器输入提供偏置。

信号质量验证

通过参数$t{DJIT}$（确定性抖动）和$t{RNM}$（理想噪声裕度）可以验证信号质量。$t{RNM}$是指解串器为确保正确采样所需的输入抖动量，它受到串行器的TCLK抖动、$V{CC}$噪声、传输介质的ISI和大$V{CM}$偏移以及解串器的$V{CC}$噪声等因素的影响。

引脚说明

串行器引脚

引脚名称	类型	球编号	描述
DIN	输入	A3,B1,C1,D1, D2,D3,E1,E2, F2,F4	数据输入，LVTTL电平输入，数据加载到10位输入寄存器
TCLKR/F	输入	G3	发送时钟上升/下降沿选通选择，LVTTL电平输入，选择TCLK的有效边沿来选通DIN数据
DO+	输出	D7	串行数据输出，非反相Bus LVDS差分输出
DO -	输出	D5	串行数据输出，反相Bus LVDS差分输出
DEN	输入	D6	串行数据输出使能，LVTTL电平输入，低电平使Bus LVDS输出进入三态
PWRDN	输入	C7	电源关闭，LVTTL电平输入，低电平关闭PLL并使输出三态，使设备进入低功耗睡眠模式
TCLK	输入	E4	发送时钟，LVTTL电平输入，20MHz - 80MHz系统时钟输入
SYNC	输入	A4, B3	SYNC（高电平）断言时，在Bus LVDS串行输出上发送至少1024个同步符号，两个SYNC引脚为或关系
DVCC	输入	C3,C4,E5	数字电路电源
DGND		A1,C2,F5,E6, G4	数字电路接地
AVCC	输入	A5, A6, B4,B7, G5	模拟电源（PLL和模拟电路）
AGND	输入	B5,B6,C6,E7, F7	模拟接地（PLL和模拟电路）
TDI	输入	F1	测试数据输入，支持IEEE 1149.1，内部上拉电阻默认输入为高电平
TDO	输出	G1	测试数据输出，支持IEEE 1149.1
TMS	输入	E3	测试模式选择输入，支持IEEE 1149.1，内部上拉电阻默认输入为高电平
TCK	输入	F3	测试时钟输入，支持IEEE 1149.1
TRST	输入	G2	测试复位输入，支持IEEE 1149.1，内部上拉电阻默认输入为高电平
N/C		A2,A7, B2,C5, D4, F6, G6,G7	留空，不连接

解串器引脚

引脚名称	类型	球编号	描述
ROUT	输出	A5,B4,B6,C4, C7,D6,F5,F7, G4,G5	数据输出，+9mA CMOS电平输出
RCLKR/F	输入	B3	恢复时钟上升/下降沿选通选择，TTL电平输入，选择RCLK的有效边沿来选通ROUT数据
RI+	输入	D2	串行数据输入，非反相Bus LVDS差分输入
RI -	输入	C1	串行数据输入，反相Bus LVDS差分输入
PWRDN	输入	D3	电源关闭，TTL电平输入，低电平关闭PLL并使输出三态，使设备进入低功耗睡眠模式
LOCK	输出	E1	当解串器PLL锁定嵌入式时钟边沿时，LOCK变为低电平，CMOS电平输出，图腾柱输出结构，不直接支持线或连接
RCLK	输出	E2	恢复时钟，从嵌入式时钟恢复的并行数据速率时钟，用于选通ROUT，CMOS电平输出
REN	输入	D1	输出使能，TTL电平输入，低电平时使ROUT0 - ROUT9和RCLK进入三态
DVCC	输入	A7,B7,C5,C6, D5	数字电路电源
DGND	输入	A1, A6, B5,D7, E4,E7,G3	数字电路接地
AVCC	输入	B1,C2,F1,F2, G1	模拟电源（PLL和模拟电路）
AGND	输入	A4, B2,F3,F4, G2	模拟接地（PLL和模拟电路）
REFCLK	输入	A3	为内部PLL频率提供REFCLK信号
TDI	输入	F6	测试数据输入，支持IEEE 1149.1，内部上拉电阻默认输入为高电平
TDO	输出	G6	测试数据输出，支持IEEE 1149.1
TMS	输入	G7	测试模式选择输入，支持IEEE 1149.1，内部上拉电阻默认输入为高电平
TCK	输入	E5	测试时钟输入，支持IEEE 1149.1
TRST	输入	E6	测试复位输入，支持IEEE 1149.1，内部上拉电阻默认输入为高电平
N/C		A2,C3,D4,E3	留空，不连接

总结

SCAN921025H和SCAN921226H芯片凭借其丰富的特性和出色的性能，在高速数据传输领域具有广泛的应用前景。在实际应用中，我们需要根据具体的系统需求，合理选择芯片的工作模式和参数，同时注意电源、PCB设计、信号完整性等方面的问题，以确保系统的稳定运行。希望通过本文的介绍，能帮助大家更好地理解和应用这两款芯片。你在使用类似芯片的过程中遇到过哪些问题呢？欢迎在评论区分享交流。