十年预言：Chiplet的使命

来源： 晶上世界

无论是人工智能深度学习、大数据实时分析，还是超算中心的复杂模拟，都对芯片算力提出了前所未有的需求。大算力时代，如何驾驭数据洪流？中国科学院计算技术研究所韩银和研究员为我们揭示了未来十年内芯片算力提升的核心动力。

议题一：

算力困局如何突围？

韩银和研究员：

现有的高性能计算架构正遭遇算力瓶颈。目前全球顶级的高性能计算系统，由美国橡树岭国家实验室基于HPE Cray EX235a架构研发的超级计算机Frontier，其算力虽已达到约1.69E FLOPS的峰值，却依然难以满足日益增长的算力需求。而更严峻的是，现有架构在光罩尺寸和技术限制的双重束缚下，算力提升的空间已愈发有限，估算中的算力极限也不过约10E FLOPS。

现阶段，算力需求正以超摩尔定律的速度增长，而芯片的摩尔定律增长却逐渐放缓。这种供需之间的矛盾，正是当前高性能计算架构面临算力危机的根本原因。根据芯片算力公式分析，单晶体管算力增长相对稳定，晶体管密度和芯片面积是主导芯片算力变化的两个因素。以往芯片性能增长主要依赖于尺寸缩放，未来芯片性能增长范式会发生变化，主要变量将从尺寸缩放切换到面积缩放。

然而，芯片的面积扩展因受限于光罩尺寸、良率等制约无法持续扩展。为了突破面积墙的限制，业界提出大芯片概念，是指面积大于一个光罩制造尺寸，采用半导体技术制造集成的芯片。它将成为未来十年内驱动算力提升的主要动力。

议题二：

大芯片的技术实现思路

韩银和研究员：

大芯片有两种技术思路。一种是美国Cerebras公司将整个晶圆作为一个芯片，用平面集成工艺制成WSE系列晶圆级大芯片。另一种则是我们提出的芯粒集成大芯片，是指先将晶体管集成制造为特定功能的芯粒（Chiplet），再按照应用需求将芯粒通过半导体技术集成制造为芯片。它将成为尺寸微缩、新器件新材料革新以外芯片性能提升的第三条路径。

用芯粒集成的方法制作大芯片具备以下几点优势：

突破单芯片光刻面积瓶颈

突破工艺制约，可利用自主低世代集成电路工艺实现跨越1-2个工艺节点的高端芯片性能

突破设计周期瓶颈，可通过模块化的组合进行快速设计和集成

议题三：

集成芯片的发展现状

韩银和研究员：

国际上先后推出了很多项目及法案支持集成芯片的发展，例如美国DARPA的CHIPS专项（2016年）、3DSoC 专项（2018年）和SHIP专项（2019年）；美国白宫发布的《芯片与科学法案》（2022年）、欧盟理事会发布的《欧盟芯片法案》（2023年）等。

国内同样高度重视集成芯片的技术布局。2023年7月，国家自然科学基金委发布《集成芯片前沿技术科学基础重大研究计划》，对大规模芯粒集成的数学基础、科学信息关键技术以及工艺集成物理理论等领域展开针对性攻关。

现阶段，全球市场上也已经有一些运用该技术思路的产品面世，例如英伟达的A100、华为的鲲鹏920、特斯拉的Dojo等。未来，集成芯片技术将成为高性能芯片的必然选择，而且会不断追求更多种类和数量的芯粒集成。

议题四：

中科院计算所

在集成芯片领域的技术探索

韩银和研究员：

作为中国芯片技术创新的先锋，中科院计算所携手之江实验室开发的之江大芯片一号，设计目标就是针对RISC-V处理器，设计64个Chiplet集成的芯片。同时，在体系结构创新角度，团队通过UMA+NUMA+Cluster体系结构和集成设计的协同创新，探索以成熟可控的晶体管工艺，实现高性能芯片的技术途径。

在这过程中，我们分析了大规模芯粒集成存在的问题，希望通过技术研究去弥合芯粒技术带来的负面损失。例如芯粒分解再组合互连会增加通信延迟和能耗开销，在同等计算规模下，芯粒集成系统比单芯片计算延迟高，当计算规模增大时，芯粒集成系统和单芯片计算延迟的差距也会随之扩大，我们称之为“芯粒税”问题。为此，计算所在尝试针对性探索更优的互连设计方案。现阶段，我们正在开展之江大芯片二代的研制工作，二代芯片将采用更高性能的处理器，并在体系架构上做更多创新，破解大规模集成、开放性互连面临的技术难点。

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审核编辑 黄宇