Cadence与台积电深化合作创新，以推动系统和半导体设计转型

内容提要

Cadence 业界一流的 Integrity 3D-IC 平台再添新功能

革命性的 AI 驱动数字和定制/模拟全流程，并针对 TSMC 2nm 制程工艺进行了优化

适用于 TSMC 先进节点的全面 IP 组合、新的求解器认证以及光电学领域的关键进展，为下一代半导体设计创新提供了支持

楷登电子（美国 Cadence 公司，NASDAQ：CDNS）与台积电（TSMC）深化了双方的长期合作，官宣了一系列旨在加速设计的创新技术进展，包括从 3D-IC 和先进制程节点到设计 IP 和光电学的开发。

此次合作显著推进了 AI、汽车、航空航天、超大规模和移动应用的系统及半导体设计，并取得了以下最新技术成果：

▍Cadence 与 TSMC 合作，为 Integrity3D-IC 平台注入了新特色和功能：Cadence Integrity 3D-IC 平台是适用于 TSMC 所有最新 3DFabric的业内综合解决方案，产品现可支持层次化 3Dblox 规范，将多个 chiplet 集成到各个层次中，以实现重复使用和模块化设计。它还包括为简化 chiplet 组装和设计而开发的新功能，以及自动对齐标记插入流程，以加快在不同中间层和封装上堆叠chiplet 的设计和组装。

▍Cadence 的数字解决方案已通过 TSMC N2 设计工艺认证，包括：Innovus Implementation System、Quantus Extraction Solution、Quantus Field Solver、Tempus Timing Signoff 及 ECO Solution、Pegasus Verification System、Liberate Characterization 和 Voltus IC Power Integrity Solution。Genus Synthesis Solution 同样支持 N2 工艺。Cadence 和 TSMC 正在合作开发 AI 驱动的 Cadence 解决方案，驱动 AI 辅助的设计流程，以提高设计生产力和 PPA 优化 。

▍Cadence 定制/模拟设计流程已经过 TSMC 最新 N2 制程设计套件（PDK）的全面认证：针对 TSMC N2 PDK 经过优化的 Cadence 定制工具包括：用于设计输入的 Virtuoso Schematic Editor 和用于分析的 Virtuoso ADE Suite（均为 Virtuoso Studio 的一部分），以及集成的 Spectre 仿真器。它们在管理工艺角仿真、统计分析、设计对中以及电路优化方面的功能都得到了增强，而这些都是目前先进节点设计常用的功能。

Virtuoso Studio 的性能也得到了进一步提升，以支持从前至后的工艺迁移——从原理图映射，到优化设计规格，再到完整的 layout 布局布线自动化。Virtuoso Studio 和 Spectre 仿真平台（包括 Spectre X、Spectre XPS 和 Spectre RF Option）均已通过最新的 TSMC N2 工艺技术认证。

▍Cadence 和 TSMC 紧密合作，发布了从N16 到 N6 RF 的 Virtuoso Studio 迁移参考流程，以大幅缩短周转时间：特定目的的实例映射可快速重新定位原理图，同时 EMXPlanar 3D Solver 可在设计阶段为网线和器件提供电感综合和电磁提取。Virtuoso ADE Suite 使用 Spectre 仿真的 RF 分析功能提供设计优化，Virtuoso Studio Layout 工具可加速 RF layout 的复用和重新实现，同时保留设计意图。

▍Cadence 宣布推出适用于台积电 N3 工艺的业界领先 IP 核全面产品组合，包括：

Cadence 适用于 TSMC N3 工艺的 UCIe IP，提供先进封装和标准封装两种选项。Cadence 还提供适用于多种工艺和配置的 UCIe IP，为客户提供全方位的 die-to-die（D2D）互连解决方案。

Cadence 的存储器接口 IP 组合（DDR5、LPDDR5 和 GDDR6）经过硅验证，具有一流的系统裕度和 PPA 优化架构，可支持下一代企业级高性能计算和 AI 应用。

Cadence 面向 TSMC N3 工艺的 PCIe 5.0 / CXL2.0 和 PCIe 6.0 / CXL3.0 IP 旨在提供更高的链路吞吐量和利用率，同时保证低延迟运行，给客户提供卓越的 SoC 设计。

▍Cadence EMX 3D Planar Solver 已获得 TSMC N5 工艺技术认证：凭借该认证，双方的共同客户能够将 EMX Solver 无缝集成到先进节点 IC 设计流程中，从而实现高精度的电磁分析，克服电磁串扰和寄生的挑战。此外，N2 和 N3 工艺技术的认证工作也在顺利进行中。

▍Cadence 推出新的硅光子工艺流程，用于支持 TSMC 的紧凑型通用光子引擎（COUPE）技术：Cadence 和 TSMC 合作开发了 COUPE 三维光子工艺的设计流程，该流程依托 Cadence Integrity 3D-IC 平台。TSMC COUPE 技术实现了光子 IC 与电子 IC 的异构集成，同时将耦合损耗降至最低。Cadence 正在开发的设计流程将支持 TSMC 的 COUPE 技术，包括 Cadence Spectre X Simulator、Virtuoso Studio、EMX 3D Planar Solver 和 Pegasus Verification System，助力双方的共同客户满足最苛刻的系统要求，为高性能计算应用铺平道路。

“我们与 TSMC 在 EDA、封装和 IP 领域的合作取得了丰硕的成果，推出了一系列创新产品，旨在加速系统和半导体设计，助力客户实现积极的产品上市目标，”Cadence 资深副总裁兼研发部总经理 Chin-Chi Teng表示，“有了这些新认证的设计流程和标准化解决方案，客户能够以十足把握针对 TSMC先进节点进行设计，同时提高设计效率，取得技术进步”。

“TSMC 与 Cadence 密切合作，提供经认证可用于 TSMC 最先进工艺的高质量设计工具，以此帮助客户加速创新步伐，”TSMC 设计基础设施管理部门负责人 Dan Kochpatcharin说道，“通过双方的长期合作，我们能够为最先进的 SoC 设计提供更大的价值，充分利用最新的技术创新所带来的显著性能提升和功耗改善”。

审核编辑：刘清