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晶振pcb布局布线参考

2017年12月07日 15:56 网络整理 作者: 用户评论(0

  晶振 PCB设计

  印制电路板(PCB)是电子产品中电路元件和器件的支撑件.它提供电路元件和器件之间的电气连接。随着电于技术的飞速发展,PCB的密度越来越高。PCB设计的好坏对抗干扰能力影响很大.因此,在进行PCB设计时.必须遵守PCB设计的一般原则,并应符合抗干扰设计的要求。首先,要考虑PCB尺寸大小。PCB尺寸过大时,印制线条长,阻抗增加,抗噪声能力下降,成本也增加;过小,则散热不好,且邻近线条易受干扰。在确定PCB尺寸后.再确定特殊元件的位置。最后,根据电路的功能单元,对电路的全部元器件进行布局。

  时钟源通常是系统中最严重的EMI辐射源,如果接长线,其结果是长线就成了天线,这在很多应用中是不准许的,所有时钟源都必须尽量靠近相关器件,必要时用多个时钟源,不得以下可以采用多层PCB将时钟连线屏蔽(但这种方法只有在不得以下为之,而且成本未必低于多时钟(多层PCB的价格明显高于双面板),要过某些强制标准的产品尽量不要这么干)。有源晶振的输出一般是标准TTL规格,至于能驱动多少芯片要看这些芯片的特性。

  晶振和芯片的距离一般要尽量靠近,一般指的是无源晶振,那么有源的晶振布线有什么要求吗?有源晶振能驱动多少个芯片呢?

  有源晶振也不能输出接长线

  时钟源通常是系统中最严重的EMI辐射源,如果接长线,其结果是长线就成了天线,这在很多应用中是不准许的,所有时钟源都必须尽量靠近相关器件,必要时用多个时钟源,不得以下可以采用多层PCB将时钟连线屏蔽。有源晶振的输出一般是标准TTL规格,至于能驱动多少芯片要看这些芯片的特性。

  时钟布哪一层?

  夹心层,其上下都是覆地

  但这种方法只有在不得以下为之,而且成本未必低于多时钟(多层PCB的价格明显高于双面板),要过某些强制标准的产品尽量不要这么干。

  1. Crystal下不可走線,電路儘量靠近chip端。

  2. trace儘量短,與其他信號需20mil間距,最好使用ground trace與其他信號隔離。

  3.Crystal底下儘量不要走線。 如果實在要走線的話, 不能走線進Crystal pin腳周圍50mil之內。 尤其避免高速訊號。

  晶振信号线尽可能短,需要包地(因为有噪声,本质就是怕它影响到别人,或者怕别人影响到他)。尽可能不穿孔,以为一个过孔会有0.5pF的寄生电容,另外,走线粗细要一致

  晶振的选择和PCB布局(一)

  晶体的选择和PCB板布局会对VCXO、CLK发生器的性能参数产生一定的影响。选择晶体时,除了频率、封装、精度和工作温度范围,在VCXO应用中还应注意等效串联电阻和负载电容。串联电阻导致晶体的功耗增大。阻值越低,振荡器越容易起振。

  负载电容是晶体的一个重要参数,首先,它决定了晶体的谐振频率。一般晶体的标称频率指的是其并联指定负载电容后的谐振频率。应当指出,此处的标称频率是当CL等于指定负载电容时利用公式(1)计算出的值,但不是利用计算出的值。

  因此,VCXO的调谐范围与CL的值紧密相关。当负载电容值较小时,VCXO的调谐范围限制在上端;同样,电容值较大时,调谐范围将限制在下端。负载电容的适当取值取决于VCXO的特性。例如,MAX9485设计中,为了均衡调谐范围、调谐曲线中点、同时简化电路板设计,我们选择Ecliptek (ECX-5527-27)具有14pf负载电容的27MHz晶体。

  使用这样的晶体时,MAX9485具有±200ppm的牵引范围。应该指出,封装会导致晶体牵引范围的差异。一般金属壳封装比表贴器件(SMD)的牵引范围更大。但是最近DAISHINKU公司生产的一款新SMD晶体可达到与金属壳晶体近似的牵引范围。我们测试了这款SMD晶体(DSX530GA),发现外接两个4pf的并联电容时可以实现±200ppm频率牵引范围。

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( 发表人:李倩 )

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