异步复位相比同步复位： 1. 通常情况下(已知复位信号与时钟的关系)，最大的缺点在于异步复位导致设计变成了异步时序电路，如果复位信号出现毛刺，将会导致触发器的误动作，影响...[阅读全文]

2012-04-20 14:41:48 点击：24 好评：0

This application note provides a detailed description of themetastable behavior in PLDs from both circuit and statisticalviewpoints. Additionally, the information on the metastablecharacteristics of Cypress PLDs presented here can help youa...[阅读全文]

2012-01-17 10:40:55 点击：21 好评：0

本文分析了异步电路中亚稳态产生的原因和危害, 比较了几种常用的降低亚稳态发生概率的设计方法, 针对这些方法不能彻底消除亚稳态的不足, 设计了一种消除亚稳态的外部逻辑控制器...[阅读全文]

2011-10-01 01:56:02 点击：34 好评：0

在本文的第一章对跨时钟域下的同步问题和亚稳态问题做了概述。 在第二章中对时钟同步需要考虑的基本问题做了介绍。 在第三章中仔细分析了现在常用的几种同步方法。包括使用G...[阅读全文]

2011-09-06 15:24:12 点击：12 好评：0

提出一种基于异步比较法产生空满标志位，并利用锁存器实现标志位与时钟同步的 FIFO ，同时还给出了相应的VerilogHDL代码。该方法能提高时钟频率，节约版图面积。...[阅读全文]

2011-05-31 15:15:24 点击：34 好评：12

　　什么是亚稳态 　　在FPGA等同步逻辑数字器件中，所有器件的寄存器单元都需要预定义信号时序以使器件正确...[阅读全文]

2010-11-29 09:18:34 点击：7 好评：0

如图3.30所示，采用ACTEL ACT-1门阵列实现的电路，当输入电压变化时，其输出产生脉冲的概率有多大？简单应用同...[阅读全文]

2010-06-08 15:38:01 点击：4 好评：0

图3.29是一个简化的数字触发器原理图。在这个例子中，为放大器提供了对称的正、负电压。正反馈电路把电...[阅读全文]

2010-06-08 15:05:44 点击：26 好评：0

图3.27所示的是一个观察D触发器亚稳态的电路图。使用这个电路至少需要一个双通道示波器。 ...[阅读全文]

2010-06-08 14:31:27 点击：14 好评：0