CN0174 使用有源环路滤波器和RF预分频器的低噪声12 GHz微波小数N分频锁相环(PLL)

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CN0174 ADIsimPLL内有几种采用反相或同相运算放大器配置的有源环路滤波器拓扑结构。可在ADIsimPLL分析相位噪声的取舍。反向拓扑结构可让输出电压低至运算放大器最小输出电压,对OP184而言可低至125 mV。相比之下,同相拓扑结构的输出电压仅限于最小电荷泵电压(0.5 V)与同相增益之积。 图1显示的是电路的框图。该电路选择了Synergy Microwave 公司的12 GHz VCO DXO11751220-5 ,当然,只要环路滤波器经过适当重新设计,4 GHz至18 GHz范围内的任何VCO都可使用。与大多数微波VCO一样,Synergy VCO具有0.5 V至15 V的宽输入调谐范围,这要求在低电压ADF4156电荷泵(最大输出为5.5 V)与VCO输入间采用有源PLL环路滤波器。OP184由于噪声性能佳,且具有轨到轨输入/输出,被选为该有源环路滤波器的运算放大器。运算放大器输出噪声将馈通至RF输出,并通过有源滤波器响应整形,因此噪声低。轨到轨输入操作也是PLL有源滤波器的重要考虑因素,因为可使用单运算放大器电源。这是因为电荷泵输出(CPOUT)在上电时将以0 V启动,对不具有轨到轨输入电压范围的运算放大器可能造成问题。这也使得运算放大器的同相输入可偏置到高于地电压,且对电阻不匹配或温度变化引起的任何偏置电压变化内置余量。建议将偏置电平大约设置为电荷泵电源(VP)的一半,既满足输入电压范围要求又留有充足余量,并获得最佳的电荷泵杂散性能。本电路笔记采用VP = 5 V进行测量,运算放大器共模偏置电压= 2.2 V。为了将基准噪声馈通降至最小,在同相运算放大器输入引脚附近放置1μF的大去耦电容,如图1所示。该电容和47 kΩ的电阻形成截止频率低于10 Hz的RC滤波器。 环路滤波器设计 PLL环路滤波器设计使用ADI免费仿真工具 ADIsimPLLwww.analog.com/CN0174_ADIsimPLL. 该电路选择的是前置滤波的反相拓扑结构。建议采用前置滤波,从而避免来自电荷泵的极短电流脉冲过驱放大器——这可能会限制输入电压的压摆率。使用反相拓扑结构时,必须确保PLL IC允许PFD极性反转,从而抵消运算放大器的反相,以正确的极性驱动VCO。ADF4156 PLL便具有这一PD极性选项。 设置和测量 表1给出了该电路的设置,图2中显示的是测量结果与ADIsimPLL预测仿真性能的对比,可以看出结果非常吻合。测量的积分相位噪声为0.35 ps rms。测量设置如图3所示。 表1. 测试测量设置 参数 值 单位  RF 频率  12  GHz  ADF4156 RF 输入频率  3  GHz  PLL 环路滤波器带宽  30  kHz  基准输入频率  100  MHz  PFD 频率  25  MHz  电荷泵设置  5  mA  PD 极性位  负  --  噪声模式  低噪声  -- 该电路或任何高速电路的性能都高度依赖于适当的PCB布局,包括但不限于电源旁路、受控阻抗线路(如需要)、元件布局、信号布线以及电源层和接地层。(有关PCB布局的详情,请参见 MT-031教程、 MT-101教程 和 高速印刷电路板布局实用指南 一文。) 图2. 12 GHz PLL的测量性能与仿真相位噪声性能对比   图3. 测量电路   CN0174 CN0174 使用有源环路滤波器和RF预分频器的低噪声12 GHz微波小数N分频锁相环(PLL) 该电路是低噪声微波小数N分频PLL的完整实现方案,以 adf4156 作为核心的小数N分频PLL器件。使用adf5001 外部预分频器将PLL频率范围扩展至18 GHz。采用具有适当偏置和滤波的超低噪声op184 运算放大器驱动微波VCO,在12 GHz下可实现完全低噪声PLL,经测量积分相位噪声为0.35 ps rms。该功能通常用于产生本振频率(LO),适用于微波点对点系统、测试与测量设备、汽车雷达等应用和军事应用。 图1. 低噪声微波小数N分频PLL(简化示意图:未显示去耦和所有连接)   CN0174 CN0174 | circuit note and reference circuit info 使用有源环路滤波器和RF预分频器的低噪声12 GHz微波小数N分频锁相环(PLL) | Analog Devices 该电路是低噪声微波小数N分频PLL的完整实现方案,以 AD
  • 小数N分频 PLL,最高频率18GHz
  • 12GHz时,低系统相位噪声为0.35 ps rm
(analog)

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