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你知道吗？利用手动频段选择，锁定时间可从典型值4.5 ms 缩短到典型值360 µs。本文以高度集成的解调器和频率合成器ADRF6820 为例，告诉大家如何手动选择频段以缩短PLL锁定时间。 First，PLL 锁定 PLL 锁定过程包括两个步骤： 1、通过内部环路自动选择频段（粗调）。在寄存器配期间，PLL 首先根据内部环路进行切换和配置。随后由一个算法驱动 PLL 找到正确的VCO 频段。 2、通过外部环路细调。PLL 切换到外部环路。鉴相器和电荷泵配合外部环路滤波器工作，形成一个闭环，确保PLL 锁定到所需频率。校准大约需要94，208 个鉴频鉴相器（PFD） 周期；对于一个30.72 MHz fPFD，这相当 于3.07 ms。 Second，PLL 锁定时间按照上述步骤校准完成后，PLL 的反馈操作使VCO 锁定于正确的频率。锁定速度取决于非线性周跳行为。PLL总锁定时间包括两个部分：VCO频段校准时间和PLL周跳时间。VCO频段校准时间仅取决于PFD频率；PFD频率越高，锁定时间越短。 PLL 周跳时间由所实现的环路带宽决定。当环路带宽比PFD 频率窄时，小数N 分频/整 数N 分频频率合成器就会发生周跳。 PFD 输入端的相位误差积累过快，PLL 来不及校正，电荷泵暂时沿错误方向吸入电荷，使锁定时间急剧缩短。如果PFD 频率与环路带宽的比值提高，周跳也会增加；对于给定PFD 周期，提高环路带宽会缩短周跳时间。因此，当使用自动校准模式时，总锁定时间对某些应用来说可能太长。本文提出一种通过手动选择频段来显著缩短锁定时间的方案，步骤如下： 1、按照表1 所示的寄存器初始化序列使器件上电。默认情况下，芯片以自动频段校准模式工作。根据所需的LO 频率设置寄存器0x02、寄存器0x03 和寄存器0x04。
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