SAT分析中Setup 和Hold建立时间和保持时间的详解析

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上传日期: 2021-01-13

上 传 者: 易水寒他上传的所有资料

资料介绍

标签:模拟数字(106)寄存器(2351)逻辑电路(252)

STA分析是基于同步电路设计模型的,在数据输入端,假设外部也是同时钟寄存器的输出并且经过若干组合逻辑进入本级,而输出也被认为是驱动后一级的同时钟的寄存器。在不设置约束的情况下,纯组合逻辑的输入-》输出不得超过一个T,否则也会被认为是TImingviolaTIon.

1.TImingpath

TImingpath就是时间线。Timing就是从起始位置的时间点到终点位置的时间点之间的时间长度。Path是指跟位置相关,即时间起始或终点的位置。Timingpath就是某位置的某一时间点到另一位置的某个时间点。对于DFF来说,上升沿类似于一瞬间的脉冲,只有在这短短的一瞬间,数据才允许通过。对于DFF来说,有两个输入点:数据D和时钟CK,有一个输出点:数据Q。由于是时间比较,所以对于D和CK一定要有一个共同的起始时间点,如下图中的A点出现clk上升沿的时刻。如下图,假设我们分析DFF2的数据和时钟到达的时间。二者共同的出发点是A的上升沿,因为A位于时钟通路上,FF1的时钟经过A点到达FF1-C点,在FF1-C上升沿打开FF1,然后数据才能从FF1-Q输出,进而传递到FF2-D。在A点,FF2的时钟沿经过clocktree,达到FF2-C点。所以数据走过的路程是:

Datapath:A-》clk_tree_buf1-》FF1-C-》FF1-Q-》Comb_logic-》B

而对于FF2来说只要满足下个周期的上升沿能够采样即可,所以时钟到达FF2-C的路径是:

Clkpath:A-》clk_tree_buf2-》C.

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