74LS192中文资料pdf

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资料介绍

标签:74(239)
十进制同步加/减计数器(双时钟) 54192/74192
54LS192/74LS192
逻辑符号
简要说明:
192 为 可 预 置 的 十 进 制 同 步 加 / 减 计 数 器 , 共 有
54192/74192,54LS192/74LS192 两种线路结构形式。其主要电
特性的典型值如下:
型号 fc PD
54192/74192 32MHz 325mW
54LS192/74LS192 32MHz 95mW
192 的清除端是异步的。当清除端(MR)为高电平时,
不管时钟端(CPD、CPU)状态如何,即可完成清除功能。
192 的预置是异步的。当置入控制端(P
__
L_
)为低电平时,
不管时钟CP的状态如何,输出端(Q0~Q3)即可预置成与数据
输入端(P0~P3)相一致的状态。
192 的计数是同步的,靠CPD、CPU同时加在 4 个触发器上
而实现。在CPD、CPU上升沿作用下Q0~Q3 同时变化,从而消
除了异步计数器中出现的计数尖峰。当进行加计数或减计数时
可分别利用CPD或CPU,此时另一个时钟应为高电平。
当计数上溢出时,进位输出端(T
__
C_
U)输出一个低电平脉
冲,其宽度为CPU低电平部分的低电平脉冲;当计数下溢出时,
错位输出端(T
__
C_
D)输出一个低电平脉冲,其宽度为CPD低电
平部分的低电平脉冲。
当把T
__
C_
D和T
__
C_
U分别连接后一级的CPD、CPU,即可进行级联。

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