vhdl语言编写的9秒倒计时器资料下载

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标签:CAD(732)eda(1406)仿真(2015)芯片(29344)
VHDL全名Very-High-Speed Integrated Circuit Hardware DescripTIon Language,诞生于1982年。1987年底,VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE-1076(简称87版)之后,各EDA公司相继推出自己的VHDL设计环境,或宣布自己的设计工具可以和VHDL接口。1993年,IEEE对VHDL进行了修订,从更高的抽象层次和系统描述能力上扩展VHDL的内容,公布了新版本的VHDL,即IEEE标准的1076-1993版本,简称93版。VHDL和Verilog作为IEEE的工业标准硬件描述语言,得到众多EDA公司支持,在电子工程领域,已成为事实上的通用硬件描述语言。本文为大家分享用vhdl语言编写的9秒倒计时器程序。VHDL语言优势(1)与其他的硬件描述语言相比,VHDL具有更强的行为描述能力,从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构,从逻辑行为上描述和设计大规模电子系统的重要保证。(2)VHDL丰富的仿真语句和库函数,使得在任何大系统的设计早期就能查验设计系统的功能可行性,随时可对设计进行仿真模拟。(3)VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效,高速的完成必须有多人甚至多个开发组共同并行工作才能实现。(4)对于用VHDL完成的一个确定的设计,可以利用EDA工具进行逻辑综合和优化,并自动的把VHDL描述设计转变成门级网表。(5)VHDL对设计的描述具有相对独立性,设计者可以不懂硬件的结构,也不必管理最终设计实现的目标器件是什么,而进行独立的设计。完整程序USE IEEE.STD_LOGIC_UNSIGNED.ALL;--------------------------------------------------------------------------------------------ENTITY CNT9 ISPORT( CLK,en: IN STD_LOGIC;PLD,ENB : IN STD_LOGIC; -------PLD表示复位信号WARN: OUT STD_LOGIC;S0 : OUT STD_LOGIC_VECTOR(6 DOWNTO 0));------------译码输出,S0为个位END CNT9;--------------------------------------------------------------------------------------------ARCHITECTURE A OF CNT9 ISSIGNAL SS : STD_LOGIC_VECTOR (3 DOWNTO 0) ; -------------SS表示个位BEGINPRO1: PROCESS (CLK,en,ENB)VARIABLE TMPA: STD_LOGIC_VECTOR (3 DOWNTO 0);VARIABLE TMPWARN: STD_LOGIC;BEGINIF en=‘1’ THEN TMPA:=“1001”;TMPWARN:=‘0’;ELSIF CLK‘EVENT AND CLK=’1‘ THENTMPA:=TMPA-1;if tmpa=’0‘ then TMPWARN:=’1‘;END IF;END IF;SS<=TMPA;WARN<=TMPWARN;PROCESS(SS)BEGINCASE SS IS --------------------------个位显示部分WHEN “0000” => S0 <=“0111111”;--显示0WHEN “0001” => S0 <=“0000110”;--显示1WHEN “0010” => S0 <=“1011011”;--显示2WHEN “0011” => S0 <=“1001111”;--显示3WHEN “0100” => S0<=“1100110”;--显示4WHEN “0101” => S0 <=“1101101”;--显示5WHEN “0110” => S0 <=“1111101”;--显示6WHEN “0111” => S0 <=“0000111”;--显示7WHEN “1000” => S0 <=“1111111”;--显示8WHEN “1001” => S0 <=“1101111”;--显示9WHEN OTHERS =>S0<=“0000000”;END CASE ;END PROCESS;END A;(mbbeetchina)

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