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资料介绍

标签:HDL(117)Verilog(488)寄存器(1347)

  关于Verilog HDL综合的讨论早在1988年就已经展开。但时至今日,此领域的优秀教材尚未囊括其基本概念。这本关于Verilog HDL综合实用教程全面地介绍了这一新技术。它通过提供便于理解的、与综合技术相关的Verilog语义,揭开了HDL综合的神秘面纱。本书作者Bhasker是综合领城的专家,在此领域已研究了14 年多。身为IEEE工作组主席,他利用自己的专长领导了Verilog RTL综合标准(PAR 1364.1)0的开发,此项工作是以1998年4月公布的OV10RTL综合子集为基础开展的,面Bhasker正是OVI的RTL综合标准的缔造者之一。

  Bhasker的这本著作为学生和刚刚从事逻辑设计的人提供了系统掌握VerilogHDL综合的捷径。此书文字浅显易懂,列举了大量可综合的Verilog HDL模型示例。读者可以系统地了解Verilog HDL的语言结构,它们在综合时的含义、综合设计技术如何把这些结构转换成逻辑门电路,以及它们对设计验证的影响。此书给出了大量VerilogHDL模型示例及其等价的逻辑门电路。这些示例虽然简单,但展示了不同的逻辑建模方式,如组合逻辑。时序逻辑。基于寄存器存器的设计、有限状态机、算术单元等。

  本书不仅为初学者提供了HDL综合方面的知识,还讨论了-些高级论题,诸如如何从综合模型得出优化的逻辑等。其中,资源共享和分配是模型优化的论题之一。另一个独特的论题是对设计的验证。本书阐述了编写综合模型以确保得到可预测和可验证的结果的基本原则。尽管有一章立足于仿真,但是所讨论的那些概念同样可用于形式化验证。

  本书是第一本对Verilog HDL综合进行全面论述的著作。作者Bhasker在LucentTechnologies(朗讯科技)讲授Verilog HDL语言和Verilog HDL综合长达三年多。这本书是他14年来在Verilog HDL综合方面的研究成果的总结。尽管本书定位于初学者,但是专业人员也可从基本原则及综合建模的高级论题中获益。不容置疑,知识产权(IP)开发人员应遵循本书所推荐的建模方式。

  本书是Verilog HDL寄存器传输级综合方面的实用指南,提供了大量可综合的Verilog HDL示例,详细介绍了Verilog HDL综合所支持的各种语法结构,并且用示例说明了如何把这些可综合的结构搭配起来对各种硬件元件进行建模。本书还详细讲解了造成设计模型和综合出的网表功能不-一致的常见原因,并给出了避免产生这些错误的建议。

  对很多人而言,综合看起来像是一个黑箱,输入的是Verilog HDL描述的设计,而输出的是门级网表。这种黑箱方式看起来似乎存在着某些奥妙。正确理解综合过程中出现的各种变换,才能充分利用综合系统并充分发挥它的长处。Verilog HDL终究是- -种建模语言,本书的目的就是要通过介绍从硬件描述语言模型到网表这一综合过程中出现的各种变换来揭示黑箱中的奥秘。

  Verilog硬件描述语言通常指的是作为IEEE标准《IEEE Std 1364)的VeriogHDL。它可以用来描述时序的和井发的行为,也可用来描述模型的结构。它支持在从体系结构级到开关级的多个抽象层次上描述设计。该语言支持对设计进行层次化建模,此外还提供了大量內建的基本元件,包括逻辑门和用户自定义的基本元件。各种语言结构都具有精确的仿真语义,因此可以用VerilogHDL仿真器来验证采用该语言编写出的模型。

  通常,对于不同的人面言,“综合”有不同的含义。本书中,综合指的是对VerilogHDL描述的设计进行综合,该设计描述了组合逻辑和(或)时序逻辑。对于时序逻辑,清晰地描述了其受时钟控制的行为。这排除了讨论逻辑综合(用逻辑门基本元件描述的设计)和高层次综合(不用时钟信息来指定设计对象的行为)。綜合过程把VerilogHDL模型转换成门级网表。通常假定目标网表是被模拟的逻辑与工艺无关的表示形式。目标工艺包含诸如逻辑门之类与工艺无关的通用功能块,以及诸如算术逻辑单元和比较器之类的寄存器传输级功能块。对于综合流程的后续阶段,如工艺转换(即从通用门到库中特定部分的映射)和模块绑定(即采用逻辑门基本元件来构建寄存器传输级功能块),本书均未涉及,

  之所以很难编写一本关于综合的书,是因为其具有发展迅速的特性。因此,本书所提供的是大体上成立的基本信息,尽可能避开了模棱两可的论题(包括与特定实现相关的问题)。由于Verilog HDL语言的丰富性,描述-种行为可能存在着不止一种方式,本书提出了一两种可综合的建模方式。另外,并非该语言中的所有结构都是可综合的,因为Verilog HDI.最初是被设计成-种仿真语言。因此,本书将介绍主流综合系统所支持的各种结构。

  同样,本书还避免提及特定综合工具厂商提供的不同特性。然而,某些特定情况下也有必要介绍某种实现示例。此时,所介绍的特性都在朗讯科技的贝尔实验室开发的ArchSyn (14. 0版本)综合工具中得到了实现。

  注意:不是所有的综合系统都支持本书中描述的VeilogHDL结构。任何关F综合系统的专有特性的更多细节,读者都需要及时参考相应厂商的文档资料。

  笔者是Verilog综合互操作性工作组的主席,该工作组目前正在开发RTL级综合的IEEE标准。

  本书假定读者已经具备了Verilog HDL语盲的基础知识。Star Galaxy出版社的“A Verilog“ HDL Primer”是一本关于Verilog HDL语言人门的好书。

  本书面向电子工程师,尤其是那些对于理解综合的技巧感兴趣的电路与系统设计人员。本书不打算解释任何综合算法。作者相信一旦理解了综合结果会是什么,就能够编写出有效的设计模型,从面对综合出的设计对象的品质能有所控制。这是因为综合出的电路结构易受编写模型的方式的影响。

  本书可以用作高校教材。在电子工程专业的教学大纲中,本书可以在计算机辅助设计方面的VLSI (超大规模集成电路)课程中使用。学生可使用本书编写多种模型,并在任何可用的综合系统中对它们加以综合,以研究综合过程中出现的各种变换。在计算机科学专业的课程(如计算机辅助设计的算法课程)中,学生可以编写简单的综合程序来识别VerilgHDL语法的一个子集并生成综合的网表。本书中的示例可用作测试用例以供理解所生成的网表。

  专业工程师将本书作为参考书也可以从中获益。工程师们可以在大量模型示例及其综合出的网表中直接寻找自已感兴趣的部分加以研究。

  本书的组织结构

  第1章介绍综合过程的基础知识,诸如什么是连线、触发器和状态以及如何确定对象的大小之类的内容。

  第2章介绍VerilogHDL结构向逻辑门的映射。通过组合逻辑的示例说明如何把Verilog HDL结构变换成基础逻辑门以及它们的互连结构。还通过异步置位和清零、同步置位和清零、多时钟、多相位时钟等建模示例介绍了各种模拟时序逻辑设计的方式。

  有时也有必要使用预先设计的功能块,因此第2章进一步介绍了如何对结构进行建模,包括在行为模型中采用部分结构建模。

  第3章介绍如何把Verilog HDL的各种结构搭配起来对硬件元件进行建模。虽然第2章介绍了Verilog HDL向逻辑门的映射,但本章介绍的是另一方面,即如何用Verilog HDL来建立硬件元件的可综合模型。本章提供了许多通用硬件元件的详尽示例,如多路选择器、计数器、译码器以及算术逻辑单元等。

  第4章介绍可应用f Verilog HDL模型以综合出优质网表的各种有效技术。

  本章介绍的各种优化手段如果不能由综合系统自动实现,则需要由设计者手工加以实现。

  有了VerilogHDL综合模型,通常还有必要用输人的设计模型来验证综合出的网;表。第5章提供了编写检验综合结果的测试平台的策略。因为Verilog HDL.不是为了综合而专门设计的语言,设计出的模型与综合出的网表可能会出现功能上的不一致。本章解释了产生那些分歧的原因。

  为了说明典型的综合系统所支持的Verilog HDL可综合子集,附录A介绍了ArchSyn综合系统所支持的结构。但是,不同综合系统的可综合子集之间是存在差别的。

  附录B给出了本书中综合出的网表用到的各种逻辑门的说明。

  注意:本书展示的综合出的网表不是优化过的网表,因此在某些情况下这些逻辑可能不是最理想的。这是可以接受的,因为本书的目的是体现Verilog HDL到逻辑门之间的变换,而不是用来说明各种逻辑优化技术。本书中的有些网表已经被有目的地优化过了,因此可以把那些网表作为经典记录下来。

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