数字集成系统设计和仿真说明

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上传日期: 2020-10-23

上 传 者: 易水寒他上传的所有资料

资料介绍

标签:加法器(67)存储器(3590)寄存器(2200)

一、设计思想

1、本设计采用微代码控制单元。

2、设计分成几个部分:状态信号的产生、加法器、外部存储器和各功能模块。

3、设计的输入信号为:时钟输入、复位信号。

4、为了验证仿真结果的正确性,写了一个外部存储器的代码。但是只写了16个存储单元。

5、NNend相当于一个结果为负时的跳转信号。它用来检测两个操作数相减的结果,若为负数,则它被置1,并跳转到目标地址中。

6、本设计一共有三个时钟,clk、PH1、PH2。Clk的周期是其它两个时钟信号的两倍。Clk信号作为状态信号的时钟。PH2作为各个寄存器的时钟信号。PH1作为控制外部存储器读写的时钟。

7、加法器采用组合逻辑的方法进行设计。对A、B两条总线的操作不受时钟控制。寄存器有PC、R、Z、N、MDR、MAR。为这几个寄存器写数据均在PH2的上升沿。对外部存储器的读写操作在PH1的上升沿。

8、外部存储器中的数据分别为

“00000000”,“00001001”,“00001010”,“00000010”,“00001011”,“00000111”,

“00001001”,“00000011”,“00000000”,“00001001”,“00001100”,“00001010”,

“00000011”,“00000011”,“00000011”,“00000011”

仿真结果

1、在状态0,PCOUT有效,PC的值00000001即刻输出到总线BUS_A上,并被传输到加法器的一个输入端,此时COMP为0,故加法器的另一端为0,且cin为0,加法器的输出依然为PC的值,并被送到BUS_B上,然后在PH2的上升沿,MARIN有效,PC的值写进MAR,并在PH1的上升沿把00000001中的第一个操作数的地址00001001写进MDR中。

2、在状态1,由于MDROUT控制信号有效,第一个操作数的地址00001001被送到总线BUS_A上,由于MARIN有效,故在时钟PH2的上升沿,第一个操作数的地址送入地址寄存器MAR中。在时钟PH1的上升沿,由于rd1信号为1,故存储器输出的值为第一个操作数00001011。

3、在状态2,由于MDROUT控制信号有效,第一个操作数00001011被送到总线BUS_A上,在时钟PH2的上升沿,由于RIN信号有效,故第一个操作数被送进寄存器R中。

4、在状态3,由于PCOUT为1,故PC的值被送到总线BUS_A上,由于COMP为0而CIN为1,故PC加1后送到总线BUS_B上;在时钟PH2的上升沿,由于MARIN有效,故PC+1即00000010被送入地址寄存器MAR。在时钟PH1的上升沿,由于rd1信号有效,故存储器输出的值为第二个操作数的地址00001010.

5、在状态4,由于MDROUT为1,第二个操作数的地址被送到总线BUS_A上,在时钟PH2的上升沿,由于MARIN信号有效,故第二个操作数的地址被00001010送入地址寄存器MAR中。在时钟PH1的上升沿,由于rd1信号有效,故存储器的输出值为第二个操作数00001100.

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