一种分片式多核处理器的用户级模拟器

随着片上晶体管资源的增多和互连线延迟的加大,分片式多核微处理器已成为多核处理器设计的新方向.为了对这种新型处理器进行体系结构的深入研究和设计空间的探索,设计并实现了针对分片式多核处理器的用户级多核性能模拟器.该多核模拟器在龙芯2号单处理器核的基础上,完整地模拟了基于目录的Cache一致性协议和存储转发式片上互联网络的结构模型,详细地刻画了由于系统乱序处理各种请求应答和请求之间的冲突而造成的时序特性,可以通过运行各种串行或并行的工作负载对多核处理器的各种重要性能指标加以评估,为多核处理器的结构设计提供了快速、灵活、高效的研究平台.

片上多核微处理器(single-chip multiprocessor,简称CMP)的结构设计能够有效地利用日益增多的片上晶体管资源,它通过在单芯片上使用多个处理器核运行并发的线程来充分利用程序的并行性,可在不提高频率和功耗的基础上显著提高处理器的性能.由于受到频率和功耗的限制,工业界相继将高性能处理器的设计方向转向片上多核的处理器设计[1−3].
现有的CMP设计大多数采用集中式的多核处理器结构,在这种结构设计中,每个处理器核拥有私有的一级Cache,多个处理器核通过交叉开关或共享总线共享二级Cache,其优点在于结构设计比较简单,容易实现;缺点在于处理器核与二级Cache的数据交换是集中式的,容易成为瓶颈,造成数据通路的阻塞[4].在未来的CMP设计中,随着处理器核数目、二级Cache容量以及片上连线延迟的增大,这种集中式共享的多核结构将不再适用,而必须采用新型的多核结构.以RAW(the raw architecture workstation)[5]和TRIPS(the tera-op,realible,intelligently adaptive processing system)[6]为代表的分片式CMP结构可以很好地解决上述问题.分片式CMP的结构如图1所示(P为包含一级Cache的处理器核,L2为二级Cache块,R为片上互联网络中的Router,该图中的片上互联网络为二维Mesh的结构).