Verilog HDL程序设计例程

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上传日期: 2011-09-07

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资料介绍

标签:Verilog HDL(88)

【例 3.1】4 位全加器
module adder4(cout,sum,ina,inb,cin);
output[3:0] sum;
output cout;
input[3:0] ina,inb;
input cin;
assign {cout,sum}=ina+inb+cin;
endmodule

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