SERDES FPGA设计手册免费下载

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上传日期: 2021-02-26

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资料介绍

标签:CLK(10)pll(494)fpga(12746)

为了学习xilinxserdes原语的使用,以及交流学习经验,在工程项目中方便的应用SERDES进行设计,故编写此文档。

CLK和CLKDIV的相位关系,在串并转换的过程中是非常重要的。CLK和CLKDIV的相位关系应该是理想对齐的。FPGA中存在这样的时钟模块单元来设计满足CLK和CLKDIV的相位关系。

在networking模式下,解决时钟相位关系的唯一办法是:

CLKdrivenbyBUFIO,CLKDIVdrivenbyBUFR

CLKdrivenbyDCM,CLKDIVdrivenbytheCLKDVoutputofthesameDCM

CLKdrivenbyPLL,CLKDIVdrivenbyCLKOUT[0:5]ofsamePLL

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