SERDES FPGA设计手册免费下载

资料大小： 2.92 MB

所需积分： 0

下载次数：

用户评论： 0条评论，查看

上传日期： 2021-02-26

下载地址收藏 (0)

资料介绍

标签：CLK(10)pll(494)fpga(12746)

为了学习xilinxserdes原语的使用，以及交流学习经验，在工程项目中方便的应用SERDES进行设计，故编写此文档。

CLK和CLKDIV的相位关系，在串并转换的过程中是非常重要的。CLK和CLKDIV的相位关系应该是理想对齐的。FPGA中存在这样的时钟模块单元来设计满足CLK和CLKDIV的相位关系。

在networking模式下，解决时钟相位关系的唯一办法是：

CLKdrivenbyBUFIO，CLKDIVdrivenbyBUFR

CLKdrivenbyDCM，CLKDIVdrivenbytheCLKDVoutputofthesameDCM

CLKdrivenbyPLL，CLKDIVdrivenbyCLKOUT［0:5］ofsamePLL

电信下载联通下载

下载资料需要，并消耗一定积分。怎样获取积分？

发表评论请先登录，还没有账号？免费注册。

海思 IOT 智能网联汽车电机控制芯片 Nexperia 干扰器 COMSOL 烟雾报警器 IPD 能源收集