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本文概述了VHDL测试台和其他相关主题。它是为一个数字设计工程师编写的，他几乎没有VHDL或编程经验，以便更好地理解VHDL的编写和测试台的使用。并对VHDL的发展前景进行了展望。
在制造或生产阶段之前发现电路设计中的错误可以减少产品开发时间和成本。工程师要做到这一点的一种方法是围绕着原型电路构建一个称为硬件测试台的设备。硬件测试台将生成设备的输入（刺激）和输出（监视器）。近年来，数字电路的设计，如具体应用
集成电路（asic）和可编程逻辑器件（pld）已经使用被称为硬件描述语言（hdl）的软件编程语言来完成。其中一个原因是VHDL可以理想地合成到任何当前的网关级技术中，如ASIC或PLD。因此，今天设计的ASIC可以在几年后重新设计，重用最初编写的软件代码。
数字设备一旦设计好，就需要进行测试。一种方法试验方法这些设备及其周围的电路是在设备制造之前使用HDL测试台。本文讨论了HDL测试台的方法，并回顾了它们在门级、板级和系统级设计过程中的应用，以验证数字设计的正确操作。
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